Estudo e Projeto de um Sintetizador de Freqüência para

ANGEL MARÍA GÓMEZ ARGÜELLO
ESTUDO E PROJETO DE UM SINTETIZADOR DE FREQÜÊNCIA PARA RF
EM TECNOLOGIA CMOS DE 0,35µm
Dissertação apresentada à Escola
Politécnica da Universidade de São Paulo
para obtenção do Título de Mestre em
Engenharia Elétrica
São Paulo
2004
ANGEL MARÍA GÓMEZ ARGÜELLO
ESTUDO E PROJETO DE UM SINTETIZADOR DE FREQÜÊNCIA PARA RF
EM TECNOLOGIA CMOS DE 0,35µm
Dissertação apresentada à Escola
Politécnica da Universidade de São Paulo
para obtenção do Título de Mestre em
Engenharia Elétrica.
Área de concentração:
Microeletrônica.
Orientador:
João Navarro Soares Junior
São Paulo
2004
FICHA CATALOGRÁFICA
Gómez, Argüello Angel María
Estudo e projeto de um sintetizador de freqüência para RF em
tecnologia CMOS de 0,35µm / Angel María Gómez Argüello-- São
Paulo, 2004.
104 p.
Dissertação (Mestrado) – Escola Politécnica da Universidade
de São Paulo. Departamento de Engenharia de Sistemas
Eletrônicos.
1. Microeletrônica 2. Circuitos integrados MOS
3. Telecomunicações (Aplicações) 4. Osciladores I. Universidade
de São Paulo. Escola Politécnica. Departamento de Engenharia
de Sistemas Eletrônicos II.t
A mi madre, Valentina
A mi padre, Angel María
A mi hermano, Milson
A mi novia, Catalina
AGRADECIMENTOS
Agradeço a meu orientador, o Dr. João Navarro Soares Jr., pelos seus valiosos conselhos
durante a elaboração deste trabalho. Também ao professor Wilhelmus A. M. Van Noije.
Agradeço ao Conselho Nacional de Desenvolvimento Científico e Tecnológico (CNPq) que
mediante o Programa de Estudantes-Convênio de Pós-Graduação (PEC/PG), me deu a bolsa para
minha estadia no Brasil. Também à Fundação de Amparo à Pesquisa do Estado de São Paulo
(FAPESP) que financiou a fabricação dos circuitos integrados.
Agradeço ao pessoal do DMPSV, colombianos e brasileiros por sua companhia e ajuda nestes
anos. Ao pessoal do Laboratório de Medidas de Microondas.
Agradeço especialmente a Alfredo e a Rodrigo por terem me ajudado a chegar aqui.
RESUMO
A implementação de um Sintetizador de Freqüência CMOS para RF em 2,4 GHz (faixa ISM –
Industrial, Scientific and Medicine), utilizando uma tecnologia CMOS de 0,35 µm (quatro níveis
de metal e dois níveis de polisilicio) é descrita. O Sintetizador utiliza a arquitetura com PLL tipo
integer-N e permite selecionar entre 16 diferentes freqüências. Os blocos que compõem o circuito
são completamente integrados e incluem: um oscilador controlado por voltagem (VCO), um
divisor de freqüência, um detector de fase e freqüência, uma bomba de carga e um filtro passa
baixos. A maior parte destes blocos têm requerimentos de projeto que devem ser seguidos para
assegurar a correta operação do circuito. Particularmente, o dual-modulus prescaler, um dos
blocos mais exigentes em termos de velocidade e consumo de potência, foi implementado usando
a técnica Extended True Single Phase Clock e, como resultado, se obteve para este bloco altas
freqüências de operação com razoável consumo de potência.
Alem das descrições dos blocos e os layouts, detalhes de alguns problemas do sistema
completo são apresentados e discutidos, como por exemplo: a necessidade de amplificar a saída
do VCO antes de ser aplicada à entrada do prescaler para a correta operação; o ripple gerado na
bomba de carga que corrompe a voltagem de controle do VCO e, em conseqüência, degrada as
características de ruído de fase, etc.
Finalmente, foi fabricado o circuito integrado e elaborados os testes sobre ele, sendo preciso
elaborar uma placa de teste para tal fim.
ABSTRACT
The implementation of a CMOS Frequency Synthesizer for RF in 2.4 GHz (ISM – Industrial,
Scientific and Medicine – band), using 0.35 µm CMOS technology (four metal levels and two
polysilicon levels) is described. The Synthesizer employs the integer-N architecture and PLL, and
it is able to select sixteen different frequencies. The blocks composing the circuit are fully
integrated and they include: a voltage controlled oscillator (VCO), a frequency divider, a phase
frequency detector, a pump charge, and a low pass filter. Most of these blocks have design
requirements that should be followed to assure the circuit correct operation. Particularly, the dualmodulus prescaler, one of the most demanding blocks in terms of speed and power consumption,
was implemented using the Extended True Single Phase Clock Technique, and as result we
obtained for this block high operation frequencies with reasonable power consumption.
In addition to the block descriptions and layouts, details of some system problems were
presented and discussed, as for example: the need of amplifying the VCO output before applying
it in the prescaler input to have the correct operation; the ripple generated in the charge pump that
corrupts the VCO control voltage and, in consequence, degrades the phase noise characteristics,
etc.
Finally, the integrated circuit was fabricated and tested, being necessary to elaborate one test
board for this objective.
SUMÁRIO
1. INTRODUÇÃO........................................................................................................................... 1
1.1. MOTIVAÇÃO...................................................................................................................... 1
1.2. OBJETIVOS......................................................................................................................... 3
1.3. ORGANIZAÇÃO DO DOCUMENTO ............................................................................... 3
2. ASPECTOS TEÓRICOS DO SINTETIZADOR DE FREQÜÊNCIA ....................................... 4
2.1. PLL (PHASE LOCKED LOOP) .......................................................................................... 4
2.2. SINTETIZADOR DE FREQÜÊNCIA PARA RF ............................................................... 5
2.3. ARQUITETURAS PARA SINTETIZADORES DE FREQÜÊNCIA................................. 5
2.3.1. Arquitetura Integer-N .................................................................................................... 5
2.3.2. Arquitetura Fractional-N............................................................................................... 7
2.3.3. Arquitetura Dual-Loop .................................................................................................. 8
2.3.4. Arquitetura de Síntese Digital Direta (DDS)................................................................. 9
2.4. ANÁLISE LINEAR DE SINTETIZADORES COM PLL ................................................ 10
2.5. RUÍDO DE FASE E TONS ESPÚRIOS NA SAÍDA DO SINTETIZADOR ................... 12
2.6. CARACTERÍSTICAS DE RUÍDO DO SINTETIZADOR ............................................... 15
2.7. BLOCOS CONSTRUTIVOS DO SINTETIZADOR DE FREQÜÊNCIA........................ 17
2.7.1. Detector de Fase (PD) ................................................................................................. 17
2.7.1.1. PD analógicos ou Multiplicadores........................................................................ 18
2.7.1.2. Porta OU Exclusiva .............................................................................................. 18
2.7.1.3. Latch ..................................................................................................................... 19
2.7.1.4. Detector de Freqüência e Fase (PFD)................................................................... 19
2.7.2. Bomba de carga e filtro do loop .................................................................................. 21
2.7.3. Osciladores controlados por voltagem ........................................................................ 24
2.7.4. Divisores de freqüência ............................................................................................... 25
2.7.4.1. Contadores ou divisores programáveis................................................................. 26
2.7.4.2. Prescalers ............................................................................................................. 26
3. IMPLEMENTAÇÃO DO CIRCUITO SINTETIZADOR DE FREQÜÊNCIA ....................... 28
3.1. ESPECIFICAÇÕES DO PROJETO................................................................................... 28
3.1.1. Freqüência de saída e resolução .................................................................................. 28
3.1.2. Ruído de fase ............................................................................................................... 28
3.1.3. Nível do tom espúrio na saída do VCO....................................................................... 29
3.1.4. Tempo de comutação................................................................................................... 29
3.2. OSCILADOR CONTROLADO POR VOLTAGEM (VCO) ............................................ 29
3.2.1. Buffer VCO-Prescaler................................................................................................. 34
3.2.2. Layout do buffer VCO-Prescaler ................................................................................. 36
3.2.2. Constante de transferência do VCO ............................................................................ 36
3.3. DIVISOR DE FREQÜÊNCIA ........................................................................................... 37
3.3.1. Prescaler...................................................................................................................... 37
3.3.2. Contador Principal....................................................................................................... 42
3.3.3. Swallow Counter ......................................................................................................... 43
I
3.3.4. Lógica de Controle ...................................................................................................... 43
3.3.5. Layout do divisor de freqüência .................................................................................. 45
3.4. DETECTOR DE FASE E FREQÜÊNCIA ........................................................................ 47
3.4.1. Entrada de clock de referência..................................................................................... 48
3.4.2. Layout do circuito Detector de Fase e Freqüência ...................................................... 49
3.5. BOMBA DE CARGA E FILTRO PASSA BAIXOS ........................................................ 50
3.5.1. Layout da bomba de carga e do filtro passa baixos ..................................................... 53
3.6. CIRCUITO DE TESTE DA SAÍDA DO VCO.................................................................. 55
3.7. RESULTADOS DE SIMULAÇÕES GERAIS.................................................................. 60
3.8. COMPARAÇÃO DESTE TRABALHO COM OUTROS................................................. 63
4. RESULTADOS EXPERIMENTAIS ........................................................................................ 64
4.1. LAYOUT DOS CIRCUITOS INTEGRADOS (C.I.s) UTILIZADOS PARA TESTES ... 64
4.1.1. Versão 1....................................................................................................................... 65
4.1.2. Versão 2....................................................................................................................... 65
4.2. MONTAGEM DO CIRCUITO INTEGRADO PARA TESTE ......................................... 66
4.3. RESULTADOS OBTIDOS NOS TESTES........................................................................ 70
4.3.1. Resposta do VCO ........................................................................................................ 70
4.3.2. Resposta geral do sintetizador de freqüência .............................................................. 72
4.3.2.1. Primeira versão do C.I. ......................................................................................... 72
4.3.3.2. Segunda versão do C.I. ......................................................................................... 73
4.3.3. Consumo de potência do Sintetizador de Freqüência.................................................. 75
4.4.4. Curva Freqüência de Oscilação do VCO versus Voltagem de Controle..................... 75
5. CONCLUSÕES E RECOMENDAÇÕES ................................................................................. 76
APÊNDICE A: PARÂMETROS TÍPICOS DE SIMULAÇÃO (CMOS ELDO BSIM3V3
LEVEL=53) ................................................................................................................................... 79
REFERÊNCIAS BIBLIOGRÁFICAS .......................................................................................... 87
II
Lista de figuras
Figura 1. Transceptor genérico de RF. ............................................................................................ 2
Figura 2. PLL básico. ...................................................................................................................... 4
Figura 3. Arquitetura integer-N. ...................................................................................................... 6
Figura 4. Arquitetura Fractional-N. ................................................................................................ 7
Figura 5. Uso de um dual-modulus prescaler como pulse remover................................................ 8
Figura 6. Arquitetura dual-loop....................................................................................................... 8
Figura 7. Síntese Digital Direta. ...................................................................................................... 9
Figura 8. Modelo linear do sintetizador de freqüência.................................................................. 10
Figura 9. Espectro de saída de: (a) um oscilador ideal; (b) um oscilador real. ............................. 12
Figura 10. Efeito do ruído de fase do LO num receptor; (a) sinal de entrada, (b) espectro do
oscilador e (c), espectro do sinal após passar por mixer........................................................ 13
Figura 11. Efeito do ruído de fase do LO num transmissor. ......................................................... 13
Figura 12. Exemplo do ruído de fase de um oscilador local (para o sistema GSM). .................... 14
Figura 13. Loop de controle utilizado para analisar o ruído num PLL. Neste esquema G(s)
representa a função de transferência do detector de fase, do loop filter e do VCO. ............. 15
Figura 14. Densidade espectral de potência do ruído em um sintetizador de freqüências: (a) ruído
do VCO e seu efeito na saída do sintetizador; (b) ruído da fonte de referência e seu efeito na
saída do sintetizador. ............................................................................................................. 17
Figura 15. (a) Detector de fase XOR; (b) Operação; (c) Curva de transferência do valor médio da
saída. T é o período do sinal A e τ é a diferença de fase entre A e B.................................... 18
Figura 16. (a) Detector de fase tipo latch; (b) Operação; (c) Curva de transferência do valor
médio da saída. ...................................................................................................................... 19
Figura 17. (a) Detector de freqüência e fase; (b) Operação; (c) Curva de transferência do valor
médio da saída. ...................................................................................................................... 20
Figura 18. Característica de transferência do PFD com “zona morta”......................................... 21
Figura 19. Sintetizador com bomba de carga. ............................................................................... 21
Figura 20. Adição de um zero a uma bomba de carga. ................................................................. 22
Figura 21. Adição de C2 no filtro do loop para suprimir o ripple. ................................................ 24
Figura 22. Topologias de osciladores LC: (a) Par cruzado NMOS; (b) Par cruzado CMOS; (c)
Colpitts. ................................................................................................................................. 25
Figura 23. Oscilador em anel......................................................................................................... 25
Figura 24. (a) Divisor de freqüência síncrono; (b) Formas de onda.............................................. 26
Figura 25. (a) Divisor de freqüência assíncrono; (b) Formas de onda. ......................................... 26
Figura 26. Prescaler dual-modulus divisor 4/5. Quando Modo=”1” o prescaler dividirá por 4;
quando Modo=”0” o prescaler dividirá por 5. ..................................................................... 27
Figura 27. Diagrama esquemático do circuito oscilador LC. ........................................................ 30
Figura 28. Modelo tipo π do indutor gerado por ASITIC. ............................................................ 31
Figura 29. Diodos varactores: (a) Esquema elétrico; (b) Estrutura física. .................................... 31
Figura 30. Modelo de um terminal do oscilador. .......................................................................... 32
Figura 31. Circuito para o cálculo da impedância do par cruzado. ............................................... 32
Figura 32. Primeira alternativa de buffer amplificador para ligar o VCO e o prescaler............... 34
Figura 33. Segunda alternativa: Buffer inversor auto polarizado. ................................................. 35
Figura 34. Layout do buffer pré-amplificador auto-polarizado. (dimensôes: 85µm x 180µm)..... 36
III
Figura 35. Resultado da simulação do VCO: Freqüência de oscilação vs. Voltagem de controle.
ELDO 5.6 Modelo MOS BSIM3v3 e parâmetros típicos (Vide Apéndice A)...................... 37
Figura 36. Diagrama esquemático do Dual-Modulus Prescaler (divisor por 32/33).................... 38
Figura 37. (a) Diagrama de transição, e (b) diagrama de tempo do contador divisor-por-4/5
síncrono. ................................................................................................................................ 39
Figura 38. (a) Esquemático dos transistores do D-FF básico configurado como contador divisorpor-2, com dimensões em µm, e (b) diagrama de tempos..................................................... 40
Figura 39. Resultados da simulação para o D-FF básico. O ELDO 5.6, modelo do transistor
BSIM3v3 e parâmetros típicos foram usados. O D-FF atingiu uma freqüência máxima de
2,75 GHz................................................................................................................................ 40
Figura 40. Esquemático do prescaler. O esquema detalhado dos transistores da parte síncrona ,de
um D-FF da parte assíncrona e da porta NAND são mostrados (a largura de canal do
transistor ou, quando o comprimento é diferente de 0,35 µm, a relação largura/comprimento
de canal em µm também é indicado). Comparar com a Figura 36. ....................................... 41
Figura 41. Simulação do divisor por 4/5 (ELDO 5.6, modelo do transistor BSIM3v3, parâmetros
típicos). .................................................................................................................................. 42
Figura 42. Simulação do contador divisor-por-8 assíncrono (ELDO 5.6, modelo do transistor
BSIM3v3, parâmetros típicos). O sinal sm=”alto”. ............................................................. 42
Figura 43. Contador Principal. ...................................................................................................... 43
Figura 44. Esquema do Swallow Counter. .................................................................................... 43
Figura 45. Esquema da lógica de controle..................................................................................... 44
Figura 46. Simulação dos sinais da lógica de controle (ELDO 5.6, modelo do transistor
BSIM3v3, parâmetros típicos)............................................................................................... 45
Figura 47. Layout do divisor de freqüência (dimensões: 200µm x 30µm).................................... 45
Figura 48. Layout do prescaler (dimensões: 70µm x 30µm). ....................................................... 46
Figura 49. Layout do (a) Contador Principal (dimensões: 15µm x 30µm), (b) Multiplexor
(dimensões: 15µm x 15µm), e (c) Porta lógica OR de 4 entradas (dimensões: 15µm x 15µm).
............................................................................................................................................... 46
Figura 50. Layout do Swallow Counter (dimensões: 85µm x 30µm)............................................ 47
Figura 51. Detector de Fase e Freqüência convencional. .............................................................. 47
Figura 52. (a) D-FF Svenson Original, (b) Esquema do circuito D-FF modificado para o detector
de fase e freqüência. .............................................................................................................. 48
Figura 53. (a) Esquema elétrico do Detector de Fase e Freqüência (PFD), (b) Simulação postlayout do PFD, (c) Detalhe do atraso entre a aparição de up e dn e a geração do sinal de reset
(só se mostra dn por claridade).............................................................................................. 49
Figura 54. Layout do circuito detector de fase e freqüência (dimensões: 50µm x 25µm). ........... 50
Figura 55. Esquema da bomba de carga básica (as dimensões dos transistores em µm também
estão indicadas). .................................................................................................................... 51
Figura 56. Esquema da bomba de carga melhorada (as dimensões dos transistores em µm também
estão indicadas). .................................................................................................................... 53
Figura 57. Esquema do amplificador OTA (as dimensões dos transistores em µm também estão
indicadas)............................................................................................................................... 53
Figura 58. Layout da bomba de carga e o filtro passa baixos (dimensões: 300µm x 280µm). ..... 54
Figura 59. Layout das fontes de corrente junto com as chaves e o amplificador (bomba de
carga)(dimensões: 90µm x 85µm). ........................................................................................ 55
Figura 60. Buffer tipo seguidor de fonte........................................................................................ 56
IV
Figura 61. Esquema elétrico do buffer para teste (as dimensões dos transistores em µm também
estão indicadas). .................................................................................................................... 56
Figura 62. Layout do sintetizador de freqüência sem incluir o VCO (dimensões: 375µm x
355µm)................................................................................................................................... 58
Figura 63. Layout do chip sintetizador completo (dimensões:1450µm x 1145µm). ..................... 59
Figura 64. Simulação da resposta da voltagem de controle contra o tempo, para medir o tempo de
comutação do sintetizador de freqüência (ELDO 5.6 Modelo MOS BSIM3v3 e parâmetros
típicos). .................................................................................................................................. 60
Figura 65. Simulação do sintetizador com diversos fatores de divisão: 515, 525, 524 e 520. (a)
mostra o sinal de controle do VCO; (b) saída do oscilador; (c) entrada do buffer VCOPrescaler; (d) saída do buffer VCO-Prescaler (ELDO 5.6 Modelo MOS BSIM3v3 e
parâmetros típicos). ............................................................................................................... 61
Figura 66. Buffer VCO-Prescaler. Mostram-se os sinais simulados e apresentados na Figura 65.61
Figura 67. Simulação de ruído de fase do sintetizador de freqüência para 2,4 GHz: -126 dBc/Hz
@ 3 MHz. (ELDO 5.6 Modelo MOS BSIM3v3, parâmetros típicos)................................... 62
Figura 68. Primeira versão do circuito integrado enviado para fabricação. O sintetizador está
localizado na porção inferior direita do C.I........................................................................... 65
Figura 69. Segunda versão do circuito integrado enviado para fabricação. O sintetizador está
localizado na porção inferior direita do C.I........................................................................... 65
Figura 70. Montagem para o teste do circuito integrado............................................................... 66
Figura 71. Montagem do C.I., das pontas secas e da ponta cascade GSG. ................................... 67
Figura 72. Primeira versão da placa de teste para a primeira versão do C.I.................................. 69
Figura 73. Segunda versão das placas de teste. a) placa para a primeira versão do C.I.; b) placa
para a segunda versão do C.I. ................................................................................................ 69
Figura 74. a) Fotografia da placa de teste e do C.I. (segunda versão); b) detalhe do C.I., microsoldas e trilhas de ouro; c) microfotografia do Circuito Sintetizador de Freqüências. ......... 70
Figura 75. Saída do VCO no analisador de espectro (IOSC=2,7mA, SPAN=400 MHz, RBW=1,0
MHz). Resultados obtidos com a primeira versão do C.I. e com a segunda placa................ 71
Figura 76. Saída do VCO no analisador de espectro (IOSC=2 mA, SPAN=25 MHz, RBW=300
KHz). Resultados obtidos com a primeira versão do C.I. e com a segunda placa. ............... 71
Figura 77. Curva caracterítica típica de um inversor CMOS. ....................................................... 72
Figura 78. Saída do divisor obtida no pad VFB. ............................................................................. 73
Figura 79. Saída do divisor de freqüência (acima) e entrada do sinal de referência (abaixo) para 4
MHz (a) e 4.5 MHz (b).......................................................................................................... 74
Figura 80. Saída do VCO para: fref=4 MHz. a) N=512; b) N=527. Span= 1 GHz. ....................... 74
Figura 81. Saída do VCO para: fref=4,5 MHz. N=512. Span=10 MHz. Sespúrio{4,5 MHz} ≈ -20 dBc
> -61 dBc (da especificação). ............................................................................................... 75
Figura 82. Comparação dos resultados experimentais e simulados da Freqüência de Oscilação
versus Voltagem de Controle do VCO. ................................................................................. 75
Figura 83. Oscilador LC com topologia complementar. ............................................................... 77
V
Lista de tabelas
Tabela 1. Bandas de freqüência de padrões de telefonia sem fio e celular. .................................... 5
Tabela 2. Especificações de Sinais Bloqueadores (Bluetooth [26]) .............................................. 29
Tabela 3. Resumo das características do Sintetizador projetado (simulação) comparado com
outros trabalhos desenvolvidos em tecnologia CMOS.......................................................... 63
Tabela 4. Equipamento utilizado para o teste do circuito integrado. ............................................ 67
Tabela 5. Valores iniciais de correntes e tensões para o teste do circuito integrado..................... 68
VI
Lista de símbolos
/lo
∆ø
∆P
∆ω
1/f
1/Tp
A
A(t)
A1
A2
Ad
BW
ck
ckassyncr
ckin
ckn16
ckn32
ckn8
div8
Dn
dn2
f
F(s)
fLO
fosc
fref
fref1
fref2
G(s)
H(s)
I
IA,IB,IC,ID
IC
IF
KF
Klf
KPD
KPFD
KVCO
L{∆ω}
M
N
N(s)
ndn
ndn2
nup
nup2
out32/33
Sinal de controle do swallow counter
Diferenca de fase detectada no detector de fase num PLL
Valor do incremento no acumulador do sintetizador de síntese digital direta
Offset de freqüência ao redor da freqüência central de um oscilador real (rad/seg)
Variação do ruído de fase para offsets pequenos ao redor da freqüência central
Freqüência do comando remove na arquitetura Fractional-N
Amplitude de oscilação de um oscilador ideal (V)
Amplitude de oscilação de um oscilador real (V)
Amplitude de oscilação de um sinal 1
Amplitude de oscilação de um sinal 2
Amplitude de oscilação do sinal de saída de um multiplicador
Bandwith
Sinal de relógio do acumulador do sintetizador de síntese digital direta
Entrada de clock do divisor assíncrono
Sinal de clock do divisor síncrono do dual modulus prescaler
Saída do segundo flip-flop do divisor assíncrono do dual-modulus prescaler
Saída do terceiro flip-flop do divisor assíncrono do dual-modulus prescaler
Saída do primeiro flip-flop do divisor assíncrono do dual-modulus prescaler
Sinal de controle do divisor 4/5 do dual modulus prescaler
Sinal de controle da fonte de corrente inferior da bomba de carga
Sinal ndn negado
Freqüência (Hz)
Função de transferência do loop filter do sintetizador
Freqüência central de oscilação de um oscilador local (LO)
Freqüência de saída do sintetizador de freqüência (Hz)
Freqüência de entrada do sintetizador de freqüência (Hz)
Freqüência de referência do PLL1 (arquitetura dual-loop)
Freqüência de referência do PLL2 (arquitetura dual-loop)
Ganho do detector de fase usado para simular os comportamentos de ruído de fase do
sintetizador
Função de transferência de loop fechado do sintetizador
Componente em fase da saída do VCO (arquitetura dual-loop)
Dados digitais de entrada do swallow counter
Corrente de carga ou descarga do nó de controle do VCO
Freqüência intermediária
Forward Gain do PLL
Ganho constante do filtro
Ganho do detector de fase
Ganho do detector de fase e freqüência
Ganho do VCO do sintetizador
Densidade unilateral de ruído espectral [dBc/Hz]
Fator de divisão do sintetizador PLL1 na arquitetura dual-loop
Fator de divisão geral do sintetizador de freqüência (arquitetura Integer-N) e do PLL2 na
arquitetura dual-loop
Função de transferência do divisor de freqüência do sintetizador
Sinal dn negado
Sinal dn2 negado
Sinal up negada
Sinal up2 negado
Saída do dual modulus prescaler
VII
P
Q
QA,QB,QC,QD
RF
S
s
sm
SNR
t
T
t
Tp
Up
up2
V
vc
vd
ve
Vfb
Vout(t)
Vref
wc
x(t)
y(t)
ζ
θ
θ(t)
θ1
θ2
θe
θfb
θnref
θnvco
θout
θref
Σ
ω
ω1
ω2
ωLO
ωn
Valor fixo no contador principal
Componente em quadratura da saída do VCO (arquitetura dual-loop)
Dados digitais de saída do swallow counter
Radio Freqüência
Valor programável do swallow counter
Freqüência complexa para análise de freqüência (Transformada de Laplace)
Signal modulus (Seleciona se o dual modulus prescaler divide por V ou por V+1)
Signal Noise Ratio
Variável independente de tempo
Período do sinal de entrada num detector de fase
Diferença de fase entre os dois sinais de um detector de fase
Período do comando remove na arquitetura Fractional-N
Sinal de controle da fonte de corrente superior da bomba de carga
Sinal nup negado
Valor nominal do dual-modulus prescaler
Tensão de controle do VCO (ve, depois de pasar pelo filtro do loop)
Sinal de saída de um multiplicador
Erro de fase expressado como um valor de voltagem
Sinal de saída do divisor de freqüência do sintetizador
Voltagem de saída de um oscilador ideal (V)
Sinal de referência do sintetizador de freqüência
Freqüência de cross-over do sintetizador
Sinal de referencia do PLL
Sinal de saída do PLL
Fator de amortecimento do PLL
Referência de fase arbitrária para um oscilador ideal
Referência de fase arbitrária de um oscilador real
Fase de referência arbitrária de um sinal 1
Fase de referência arbitrária de um sinal 2
Erro de fase = θref - θfb
Fase do sinal de saída do divisor do sintetizador de freqüência
Ruído de fase do sinal de referência
Ruído de fase gerado dentro do próprio VCO
Fase do sinal de saída do VCO do sintetizador de freqüência
Fase do sinal de referência do sintetizador de freqüência
Somatória
Freqüência angular (rad/seg)
Freqüência central de um sinal 1 [rad/seg]
Freqüência central de um sinal 2 [rad/seg]
Freqüência de saída de um oscilador ideal (rad/seg)
Freqüência natural do PLL
VIII
1. INTRODUÇÃO
1.1. MOTIVAÇÃO
A área das telecomunicações tem avançado muito nos últimos anos devido, em parte, à
miniaturização dos componentes eletrônicos utilizados. Destes componentes, aqueles destinados
à área da Radio Freqüência (RF) também têm evoluído muito. Graças a esta miniaturização é
cada vez maior o número de usuários finais que podem fazer uso de produtos com comunicação
RF, principalmente portáteis. Outros fatores, tais como baixo peso, consumo de potência e custo,
influenciam este aumento.
Os circuitos transceptores (transmissor e receptor num circuito único) de RF eram,
inicialmente, implementados por meio de componentes discretos, passaram, posteriormente, a ser
implementados com diversos circuitos integrados e alguns componentes externos e, agora, são
desenvolvidos com no máximo dois circuitos integrados (um para a parte analógica e outro para a
parte digital) mais componentes externos [1]. A tendência futura é implementar tais circuitos em
um único circuito integrado (C.I.) que também inclui os componentes externos.
Antigamente as tecnologias mais usadas para implementar circuitos RF de alta velocidade
eram as tecnologias Bipolar e GaAs; atualmente a tecnologia CMOS (Complementary Metal
Oxide Silicon) começa a ser utilizada neste tipo de aplicação, com vantagens como menor custo,
menor dissipação de potência e, principalmente, alto nível de integração que permite a integração
completa de transceptores e mesmo blocos digitais para tratamento de informações
Um exemplo simplificado do chamado circuito front-end de um transceptor de RF é
apresentado na Figura 1. O circuito front-end é responsável pela translação do sinal recebido para
baixas freqüências e do sinal transmitido para altas freqüências, fazendo os devidos ajustes nos
níveis de potência. Os blocos básicos aqui são o amplificador de baixo ruído (LNA, Low Noise
Amplifier), que amplifica o sinal de entrada, o misturador (mixer), que faz uma multiplicação e
1
desloca um sinal para altas, upconverter, ou para baixas freqüências, downconverter,
o
amplificador de potência, power amplifier, que fornece à saída a potência necessária para
transmissão do sinal, e o sintetizador de freqüências.
O sintetizador de freqüências serve para definir a freqüência central de operação do canal do
usuário tanto no caminho de recepção como no caminho de transmissão. Seu projeto é exigente
pois ele é composto por diversos blocos, alguns operando a alta velocidade, outros sensíveis a
qualquer fonte de ruído externa, que ainda são fontes potenciais de ruído para o resto do
transceptor. Há no sintetizador blocos analógicos, tais como o oscilador, fontes de corrente e
filtros, e blocos digitais tais com o divisor de freqüência, flip-flops, estáticos e dinâmicos, e
diferentes portas lógicas. Observemos que o sintetizador de freqüência é um circuito ideal para
testar a funcionalidade da tecnologia CMOS na integração de blocos analógicos junto com blocos
digitais, pois possui ambos os blocos.
Low-Noise
Amplifier
downconversion
Sinais
recebidos
Filtro
Passa-Banda
Filtro
Duplexor
Sintetizador de
Freqüência
Power
Amplifier
LO
Filtro
Passa-Banda
Sinais
transmitidos
upconversion
Figura 1. Transceptor genérico de RF.
O circuito Sintetizador de Freqüências na tecnologia CMOS é objeto deste documento e este
deverá fazer parte de um circuito transceptor completo que vem sendo desenvolvido dentro do
grupo Divisão de Métodos de Projeto de Sistemas VLSI (DMPSV) da Escola Politécnica da
Universidade de São Paulo, que vem pesquisando aplicações de circuitos integrados,
particularmente na área de RF. Cada um dos outros blocos do transceptor está sendo
desenvolvido separadamente e, depois de se ter um maior conhecimento sobre eles, será
implementado um sistema completo. Atualmente os protótipos têm sido implementados na
2
tecnologia CMOS 0,35 µm da foundry AMS [2], [3], com quatro camadas de metal e duas de
silício policristalino.
Com o fim de ter um conhecimento particular sobre o circuito sintetizador se decidiu
implementar um protótipo numa das bandas ISM [4] (Industrial, Scientific and Medicine: faixas
de uso livre), a de 2,4 GHz a 2,5 GHz, e com freqüências sintetizadas com espaçamento de 4 a 5
MHz. O objetivo deste trabalho, portanto, não está preso a um padrão comercial específico, o que
permite maior liberdade e possibilidades de experimentação.
1.2. OBJETIVOS
•
Projetar um sintetizador de freqüência em tecnologia CMOS para trabalhar a 2,4 GHz;
•
Realizar o layout do sintetizador utilizando uma tecnologia CMOS de 0,35 µm, quatro
camadas de metais e duas camadas de silício policristalino [2], [3] (ferramenta para projeto da
MENTOR GRAPHICS)
•
Simular o comportamento elétrico do circuito (MENTOR-ELDO);
•
Fabricar e fazer testes experimentais sobre o circuito integrado (CI).
1.3. ORGANIZAÇÃO DO DOCUMENTO
Este documento foi divido em cinco capítulos da seguinte forma: no primeiro capítulo será
apresentada a introdução deste trabalho; no segundo capítulo se tratará dos aspectos teóricos a ter
em conta para projetar o sintetizador de freqüência; no terceiro capítulo se detalhará o trabalho
realizado em sua fase de projeto, simulação e layout; no quarto capítulo se expõe o referente aos
testes sobre o circuito fabricado; no quinto capítulo se apresentam as conclusões obtidas e se
fazem recomendações para novos projetos.
3
2. ASPECTOS TEÓRICOS DO SINTETIZADOR DE FREQÜÊNCIA
2.1. PLL (PHASE LOCKED LOOP)
Um PLL é um circuito onde um sistema em particular segue outro. Mais especificamente, é
um circuito que sincroniza um sinal (saída), gerado por um oscilador, com um sinal de referência
(entrada), tanto em freqüência como em fase. No estado sincronizado (chamado locked), o erro de
fase entre o sinal de saída do oscilador e o sinal de referência é igual ou muito próximo de zero
[5].
Um PLL básico (ver Figura 2) consta de um detector de fase (PD), um filtro passa-baixos
(LPF) e um oscilador controlado por voltagem (VCO).
x(t)
Detector de
Fase (PD)
∆ø
Filtro PassaBaixos (LPF)
VCO
y(t)
Figura 2. PLL básico.
Na condição locked o PLL operará da seguinte forma: o PD serve como amplificador da
diferença de fase entre os sinais x(t) de entrada e y(t) de saída, ∆ø ou erro no loop de retroalimentação, e produz uma saída cujo valor em DC é proporcional a ∆ø. O filtro passa-baixos
suprime componentes de alta freqüência da saída do PD, permitindo que seu valor DC controle a
freqüência do VCO. O VCO então oscila com uma freqüência igual à freqüência do sinal de
entrada e com uma diferença de fase igual a ∆ø. Como resultado da operação dos blocos, ∆ø
ficará constante no tempo e as freqüências dos sinais de entrada e de saída serão iguais.
4
2.2. SINTETIZADOR DE FREQÜÊNCIA PARA RF
Como pode ser visto na Figura 1, que apresenta o esquema básico de um receptor/transmissor
(transceptor) genérico, o sintetizador de freqüência gera os sinais periódicos requeridos pelo
mixer para transladar o sinal transmitido para alta freqüência (upconversion), ou transladar o sinal
recebido para baixa freqüência (downconversion). O sintetizador apresenta internamente um PLL
o que permite que sinais com freqüências muito bem definidas sejam produzidos, uma
característica importante para muitas aplicações (para GSM a freqüência do sinal deve variar em
menos de 0,1 ppm enquanto para DECT, menos de 25 ppm) [6].
Além de bem definida, a freqüência do sintetizador deve poder ser ajustada em intervalos
pequenos e precisos para sintonizar canais diferentes de uma banda de recepção/transmissão. Na
Tabela 1 estão mostradas as bandas de recepção/transmissão de alguns padrões de telefonia sem
fio e celular além da largura dos respectivos canais [6].
Tabela 1. Bandas de freqüência de padrões de telefonia sem fio e celular.
Padrão
Banda TX
Banda RX
Largura do Canal BW
IS-54
824-849 MHz
869-894 MHz
30 KHz
IS-95
824-849 MHz
869-894 MHz
1.25 MHz
GSM
890-915 MHz
935-960 MHz
200 KHz
DECT
1.88-1.9 GHz
1.88-1.9 GHz
1.728 MHz
2.3. ARQUITETURAS PARA SINTETIZADORES DE FREQÜÊNCIA
2.3.1. Arquitetura Integer-N
Um PLL incorporando um divisor programável no caminho de retro-alimentação pode operar
como um sintetizador. A arquitetura integer-N é mostrada na Figura 3 e utiliza um divisor do tipo
pulse swallow na retro-alimentação. Este divisor consiste de um dual-modulus prescaler, um
swallow counter programável e um contador principal.
5
Sinal de referência
fref
VCO
LPF
PD
Sinal de saída
fosc
÷N
N=VP+S
Contador Principal
Prescaler
÷P
÷(V+1)/ ÷V
÷S
Modulus
Control
Swallow
Counter
Divisor pulse swallow
Channel
Select
Figura 3. Arquitetura integer-N.
O funcionamento deste sintetizador é descrito a seguir: inicialmente os dois contadores, o
contador principal e o swallow counter, são carregados com os valores iniciais P e S
respectivamente, onde S ≤ P, e o sinal Modulus Control é alto, fazendo o prescaler dividir por
(V+1). Nesta situação o contador principal e o swallow counter recebem como clock o sinal de
saída do VCO dividido por (V+1), e são decrescidos até que o swallow counter chegue a zero,
alterando o sinal Modulus Control. O prescaler então passa a dividir por V, o contador principal
recebe como clock a saída do VCO dividido por V e é decrescido até chegar também à zero.
Neste instante ambos contadores sofrem o reset e o processo recomeça. Deste modo o prescaler
divide o sinal de saída do VCO por (V+1) por S vezes, e divide por V por (P-S) vezes. O fator de
divisão total do divisor pulse swallow será N = (V+1)S +V(P-S) = VP + S. Assim, quando o
sintetizador estiver locked, sua freqüência de saída fosc será:
fosc= N fref =(VP + S)fref.
onde fref é a freqüência do sinal de referência.
Desta forma, programando o valor S podemos controlar a freqüência de saída do sintetizador.
Por sua simplicidade esta arquitetura é bastante popular, embora tenha algumas desvantagens
[6], tais como:
• a freqüência de referência nesta arquitetura deve ser igual ao espaçamento entre os canais
que se deseja sintonizar. Como a largura de banda do loop deve ser normalmente inferior a
6
fref /10, devido a considerações de estabilidade [7], podemos ter um tempo de comutação
entre canais muito longo;
• o loop não suprime o ruído de fase do VCO para offsets de freqüência maiores que
aproximadamente fref /10 [1], o que pode ser ruim já que o ruído 1/f do oscilador é bastante
significativo em offsets de algumas centenas de KiloHertz;
• a freqüência máxima do sistema pode ser limitada pela velocidade do dual-modulus
prescaler que tem que operar com a mesma freqüência do VCO.
2.3.2. Arquitetura Fractional-N
Na topologia fractional-N (Figura 4) um divisor por N e um pulse remover, um circuito que
bloqueia um pulso de entrada depois de receber um comando específico, aparecem na retroalimentação.
fref
PD
LPF
÷N
Y
fosc
VCO
Pulse
Remover
X
Remove
VX
VY
t
Figura 4. Arquitetura Fractional-N.
O funcionamento do sintetizador é descrito a seguir: o circuito pulse remover recebe um
comando de remove na freqüência 1/Tp. Quando o sintetizador estiver locked, a saída do pulse
remover tem uma freqüência média igual a Nfref e o sinal de saída tem fosc = Nfref + 1/TP.
Podemos, portanto, controlar a freqüência de saída através do período TP que é gerado a partir de
um circuito de controle. Veja que nesta arquitetura fref não depende da largura do canal e pode
estar na faixa de dezenas de megahertz. Com isto a largura de banda do loop pode ser de alguns
MegaHertz, originando um transiente de estabilização menor, assim como suprimindo maior
ruído de fase do VCO. Na prática, o pulse remover é construído junto com o divisor.
7
Na Figura 5, se ilustra como implementar esta arquitetura mediante um contador dualmodulus. Se a saída do VCO é dividida por V durante algum tempo e (V+1) durante outro tempo,
o fator de divisão médio pode ser estabelecido entre V e (V+1).
fREF
PD
fout
VCO
LPF
÷V/(V+1)
Modulus Control
Figura 5. Uso de um dual-modulus prescaler como pulse remover.
A principal desvantagem associada com sintetizadores de freqüência fractional-N é a
existência de espúrios fracionais na saída do VCO devido a manipulações dos sinais no tempo
por parte do dual-modulus. Estes espúrios podem ser compensados usando varias técnicas:
compensação análoga DAC, compensação digital usando DSP, etc. ([8], [9], [10], [11]).
2.3.3. Arquitetura Dual-Loop
A relação entre o espaçamento entre canais e a freqüência de referência dos sintetizadores
integer-N pode ser também alterada utilizando dois ou mais loops. Uma forma simples de gerar
passos finos de freqüência é utilizar um sintetizador de freqüência baixa e variável e outro de
freqüência alta, porém fixa [12] (Figura 6).
fref1
I
PD
LPF
VCO
Q
PLL1
fref2
fosc
÷M
I
PD
LPF
VCO
Q
SSB Mixer
÷N
PLL2
Channel
Select
Figura 6. Arquitetura dual-loop.
8
Nesta técnica utiliza-se o PLL1 para gerar a freqüência de portadora e o PLL2 para produzir
incrementos iguais a fref2. Variando o fator de divisão de PLL2, originam-se os passos finos
requeridos na freqüência de saída. A soma das duas freqüências é realizada por meio de um
single-sideband (SSB) mixer.
A principal vantagem desta arquitetura sobre a topologia integer-N é que a largura de banda
do PLL1 pode ser maior diminuindo o ruído de fase na saída do VCO1. O ruído de fase na saída
do VCO2 é muito menor devido a menor freqüência central [13]. A maior desvantagem aqui é
que se devem gerar fases em quadratura bastante precisas, em ambos PLLs, para conseguir um
bom funcionamento dos mixers. Além disso deve-se ter bons casamentos e linearidades nestes
mixers. Em vista disto é difícil garantir que bandas laterais, produzidas por problemas de
quadratura, casamento e linearidade, estejam entre 60 e 70 dB abaixo da portadora (valores
normalmente desejáveis) [7].
2.3.4. Arquitetura de Síntese Digital Direta (DDS)
Aqui o sinal desejado é produzido no domínio digital e utilizam-se conversores
digitais/analógicos e filtros para construir a forma de onda no domínio analógico. Como se ilustra
na Figura 7, a DDS utiliza um acumulador, uma memória só-de-leitura, ROM look-up, um
conversor digital/analógico e um filtro passa baixos. Uma boa referência sobre este tema se
encontra em [14].
Acumulador
∆P
CK
Adder
t
Register
ROM
DAC
LPF
t
t
Figura 7. Síntese Digital Direta.
9
O acumulador gera a rampa digital que é mapeada numa senóide pela ROM. Quando o valor
do incremento, ∆P, cresce, também aumenta a taxa com que o acumulador percorre a memória
ROM e, portanto, a senóide apresenta um período menor.
O DDS oferece varias vantagens sobre as arquiteturas com PLL: menor ruído de fase, passos
de freqüência mais finos e maior velocidade de mudança entre canais. Por outro lado, aspectos de
velocidade, tanto de conversores como de memória, têm limitado seu uso na faixa de RF.
2.4. ANÁLISE LINEAR DE SINTETIZADORES COM PLL
Embora um PLL seja um sistema altamente não-linear, ele pode ser descrito com um modelo
linear se está no estado locked e, neste caso, os sinais de saída e de referência têm a mesma
freqüência (Figura 2). Um sintetizador usando PLL pode ser representado pelo circuito da Figura
8 que apresenta um bloco divisor na realimentação. O modelo da Figura 8 servirá de base para a
análise linear desenvolvida aqui. O sintetizador será considerado estando no estado locked e,
neste caso, o sinal de saída do sintetizador tem a freqüência N vezes maior do que aquela do sinal
de referência.
Detector de fase
θref
+
Σ
θe
ve
KPD
VCO
Loop Filter
F(s)
vc
KVCO/s
θout
θfb
1/N
Divisor de loop
Figura 8. Modelo linear do sintetizador de freqüência.
Será procurada a função de transferencia do sintetizador:
H(s) = θout(s) / θref(s)
onde θout(s) é a fase do sinal de saída e θref (s) é a fase do sinal de referência.
O detector de fase obtém a diferença entre a fase do sinal de referência, θref(s), e a fase de
retro-alimentação, θfb(s), para obter o erro de fase θe(s). Esta diferença é amplificada com um
ganho KPD, para produzir uma voltagem de erro, Ve(s), igual a
Ve(s) = KPD[θref(s)- θfb(s)] = KPD θe(s).
10
Este erro de voltagem é filtrado pelo loop filter para produzir a voltagem de controle do VCO
que é igual a
Vc(s) = Ve(s)F(s)
onde F(s) é a função de transferência do loop filter.
A freqüência do sinal de saída do VCO será dado pelo produto
fosc(s)=Vc(s)KVCO
onde KVCO é um fator de ganho.
O VCO pode ser modelado como um integrador, onde a fase de saída, θout(s), é igual à integral
da freqüência, ou
θ
out
(s) =
Vc(s) KVCO
s
O sinal fase de saída é retro-alimentado e passa através do divisor do loop onde é dividido por
um fator N para gerar a fase de retro-alimentação igual a
θ fb ( s) =
θ out ( s)
N
A função de transferência do sintetizador, H(s), será então igual a
H ( s) =
θ out ( s)
K PD KVCO F ( s)
=
θ ref ( s ) s + K PD KVCO F ( s)
(1)
N
A função de transferência do erro de fase é igual, por sua vez, a
s
θ e (s)
=
K
K
θ ref ( s) s + PD VCO F ( s )
(2)
N
A função de transferência do sintetizador tem uma característica passa-baixos com um ganho
N. Isto significa que para variações lentas (baixa freqüência) na fase de referência, o loop seguirá
o sinal de entrada e produzirá uma fase de saída que é N vezes maior do que a fase de referência.
A freqüência de saída, que é a derivada da fase de saída, é N vezes maior do que a freqüência da
entrada de referência.
A função de transferência do erro de fase tem uma característica passa-altos. Isto significa que
para variações lentas na fase de referência, o erro de fase será pequeno; as variações rápidas (alta
freqüência) na fase de referência, por outro lado, não serão filtradas e passarão como erro de fase.
11
2.5. RUÍDO DE FASE E TONS ESPÚRIOS NA SAÍDA DO SINTETIZADOR
Para um oscilador ideal operando na freqüência ωc, a saída pode ser expressa como
Vout(t)=A.sin(ωLOt + θ)
onde A é a amplitude e θ é uma referência de fase arbitrária, mas fixa.
Seu espectro tem a forma de um impulso de Dirac [Figura 9 (a)]. Em um oscilador real, por
outro lado, a saída tem uma expressão mais geral:
Vout(t)=A(t).sin[ωLOt + θ(t)]
onde A(t) e θ(t) são agora funções do tempo.
Devido às flutuações aleatórias representadas por A(t) e θ(t), o espectro de saída tem agora
bandas laterais ao redor da freqüência da oscilação ωLO [Figura 9 (b)], que são o ruído de fase.
Oscilador ideal
Oscilador real
∆ω
ωLO
(a)
ω
ωLO
ω
(b)
Figura 9. Espectro de saída de: (a) um oscilador ideal; (b) um oscilador real.
O ruído de fase de um oscilador real é quantificado da seguinte forma: considera-se uma
largura de banda unitária a um offset ∆ω da freqüência de oscilação ωLO [Figura 9 (b)], calcula-se
a potência do sinal nessa banda e divide-se o resultado pela potência do sinal na freqüência ωc.
Isto representa a densidade unilateral de ruído espectral em unidades de deciBell carrier per
Hertz [dBc/Hz]:
 potência do ruído numa l arg ura de banda de 1 Hz a uma freqüência de ω LO + ∆ω 

L{∆ω } = 10. log
potência da portadora


Por exemplo, se a potência da portadora é -2 dBm e a potência do ruído medido numa largura
de banda de 1 KHz a um offset de 1 MHz é igual a -70 dBm, então o ruído de fase é igual a: -70
dBm + 2 dBm – 30 dB = -98 dBc/Hz, onde -30 dB = -10log (1x103 Hz) é devido à banda de 1
KHz.
12
Interferência
Sinal
desejado
(a)
RF
ω
(b)
LO
ωLO
Sinal
desejado
(c)
ω
Interferência
IF
ω
Sinais downconverted
Figura 10. Efeito do ruído de fase do LO num receptor; (a) sinal de entrada, (b) espectro do oscilador e (c), espectro
do sinal após passar por mixer.
Para compreender a importância do ruído de fase num receptor sem fio considere a Figura 10.
Chegam ao receptor dois sinais, um o sinal desejado de pequena potência e outro um sinal não
desejado com um nível de potência maior (Figura 10 (a)). O sinal do oscilador local (LO) real
considerado para o downconversion tem um espectro como aquele da Figura 10 (b). Quando os
dois sinais são misturados com a saída do LO para fazer o downconversion, o sinal de saída será
formado pela superposição de dois espectros e o sinal desejado sofrerá uma considerável
degradação (Figura 10 (c)).
O efeito do ruído de fase num transmissor é ligeiramente diferente. Considere um receptor que
deve detectar um sinal na freqüência ω2 e um circuito transmissor próximo dele gerando outro
sinal na freqüência ω1. Caso seja utilizado no transmissor um oscilador com ruído de fase
considerável, o seu sinal de saída apresentará um espectro como mostra a Figura 11. Este sinal
apresenta uma potência considerável em ω2 e acaba por corromper o sinal que deve ser detectado
pelo receptor.
Transmissor
próximo
Sinal desejado
ω1
ω2
Figura 11. Efeito do ruído de fase do LO num transmissor.
13
Com o fim de dar uma idéia das especificações de ruído de fase requeridas num sistema de
telefonia celular moderna, tomemos como exemplo os sistemas GSM e DCS-1800.
Sinais bloqueadores
-23 dBm
-33 dBm
-43 dBm
Potência
do sinal
Saída do
oscilador
local
f
fLO+3 MHz
fLO
fLO+1,6 MHz
-99 dBm
fLO+0,6 MHz
Sinal
desejado
sinal
LO
Sx(f)
-118 dBc/Hz
(ruído de
fase)
fLO
Vout
SNR
f
Energia do
sinal da
interferência
Sinal
desejado
Tom espúrio
BW
fLO+fref f
Figura 12. Exemplo do ruído de fase de um oscilador local (para o sistema GSM).
Para o sistema GSM, que tem canais de 200 kHz, um sinal com potência tão pequena quanto a
de -99 dBm deve ser detectável (vide Figura 12), quando um sinal bloqueador de -43 dBm está
presente à distância de 600 kHz (três canais). Para manter um BER (Bit Error Rate) de 10-3
devemos ter um SNR (Signal-to-Noise Ratio) de 9 dB na saída do receptor (consideramos, para
exemplificar, como saída do receptor a saída do downconverter). Nessa situação o ruído de fase
permitido no oscilador será:
LGSM{∆ω} < Sdesejado - Sbloqueante – SNRespecificação – 10log(BW)
LGSM{600 kHz} < -99dbm - (-43 dBm) – 9dB – 10log(200 kHz) = -118 dBc/Hz.
Para o sistema DCS-1800, um sinal com potência de -97 dBm deve ser detectável com um
sinal de bloqueio de -43 dBm a 600 KHz também. Um cálculo similar nos leva a
LDCS-1800{600 kHz} < -116 dBc/Hz.
A tensão de controle do VCO num sintetizador de freqüência (particularmente na arquitetura
integer-N) apresenta o problema de modulação devido ao sinal de referência, seja por
acoplamento via substrato ou por espúrios não suficientemente filtrados no filtro passa baixos. Na
Figura 12 está representado na saída do oscilador local o tom espúrio a um offset de fref, onde fref é
a freqüência do sinal de referência usado no sintetizador de freqüência. A derivação da
14
especificação para o tom espúrio é similar à especificação para o ruído de fase, só que não é
considerada a largura de banda neste caso. A especificação do tom espúrio será portanto:
Sespúrio < Sdesejado - Sbloqueante – SNRespecificação, então, para offsets maiores de 3 MHz:
SespúrioGSM{>3 MHz} < -99 dBm – (-23 dBm) – 9 dB = -88 dBc.
2.6. CARACTERÍSTICAS DE RUÍDO DO SINTETIZADOR
Basicamente o ruído na saída de um PLL estará determinado por duas fontes de ruído [1], [7]:
ruído do sinal de referência, θnref , e o ruído gerado dentro do próprio VCO, θnvco. A Figura 13
modela o efeito destas duas fontes de ruído. Neste modelo G(s) representa a função de
transferência do detector de fase, do loop filter e do VCO, podendo ser escrito como
G(s)=KPDF(s)KVCO/s
onde as quantidades N, Kpd, Kvco , s e F(s) foram definidas na Figura 8.
N(s), por sua vez, representa o divisor e escrevemos
N(s)=1/N.
θnvco
θnref
+
Σ
G(s)
+
+
Σ
θnout
N(s)
Figura 13. Loop de controle utilizado para analisar o ruído num PLL. Neste esquema G(s) representa a função de
transferência do detector de fase, do loop filter e do VCO.
A resposta do loop fechado ao sinal de ruído do VCO é:
θ nout ( s)
1
N. s
=
=
θ nvco ( s) 1 + G ( s) N ( s ) N . s + K pd . F ( s ) . K vco
(3)
enquanto a resposta do loop fechado ao sinal de ruído da referência é:
N . K pd . F ( s ) . K vco
θ nout ( s)
G ( s)
=
=
θ nref ( s) 1 + G ( s) N ( s) N . s + K pd . F ( s) . K vco
(4)
15
Supondo inicialmente que o filtro do loop tenha uma função de transferência constante, ou
seja, F(s)=Klf, a função de transferência do loop aberto será:
G ( s) N ( s) =
K pd . K lf . K vco
N .s
=
KF
N .s
onde KF é o forward gain do PLL e tem unidades de s-1.
Logo, as equações anteriores, ( 3 ) e ( 4 ), se reduzem a
θ nout ( s)
1
s
=
=
θ nvco ( s) 1 + K F /( Ns) s + ω c
(5)
θ nout ( s) N ( K F / Ns )
ωc
=
=N
θ nref ( s) 1 + K F /( Ns )
s + ωc
(6)
onde ωc é definida como a freqüência de cross-over ω c =
KF
, ou seja, a freqüência em que o
N
ganho de loop aberto tem uma magnitude igual a um.
Das equações anteriores é possível obter as seguintes conclusões:
•
a função de transferência do ruído do VCO para a saída tem uma característica passa-altos
com freqüência de corte de 3 dB em ωc. Neste caso o ruído em altas freqüências passa nãoatenuado (a ação de retro-alimentação do loop é demasiado lenta para suprimir esses
componentes de ruído), e o ruído em baixas freqüências sofre atenuação, maior quanto menor
for a freqüência. Na Figura 14 (a) se ilustra as curvas de densidade espectral de potência do
ruído no oscilador e na saída do sintetizador. Nesta figura a linha sólida representa a típica
densidade espectral do ruído na saída de um oscilador [13]. Três regiões podem ser
apontadas: a primeira, em altas freqüências, constitui-se de um piso de ruído plano; a
segunda, a mais importante, é aquela onde a densidade espectral do ruído diminui com o
quadrado da freqüência de offset (ω-2). O ruído nesta região se origina de fontes de ruído
branco (normalmente ruído térmico); a terceira, é aquela onde a densidade espectral do ruído
diminui com o cubo da freqüência de offset (ω-3). Este ruído se origina do ruído de baixa
freqüência 1/f que é upconverted à freqüência da saída pelas não-linearidades do oscilador. A
linha pontilhada representa a densidade espectral do ruído de saída do sintetizador, resultado
do efeito do ruído do oscilador sobre a equação (5) (lembremos que para determinação da
densidade de ruído na saída devemos considerar a função de transferência ao quadrado).
•
o ruído da referência tem uma função de transferência passa-baixos [1] com a mesma
freqüência de corte de 3 dB, ωc. As curvas de densidade espectral de potência do ruído no
16
sinal de referência, linha continua, e na saída do sintetizador, linha pontilhada, são ilustradas
na Figura 14 (b). O ruído da referência tem a mesma forma do ruído do VCO porém, devido à
alta qualidade das fontes normalmente utilizadas, com menor magnitude. Esta vantagem se
perde pelo fato que o ruído da fonte de referência é multiplicado por N para freqüências
menores que ωc.
Sθ(ω)
Sθ(ω)
ω-2
ω-3
ω0
θnout
θnvco
θnout
θnref
ω
ωc
(a)
ωc
ω
(b)
Figura 14. Densidade espectral de potência do ruído em um sintetizador de freqüências: (a) ruído do VCO e seu
efeito na saída do sintetizador; (b) ruído da fonte de referência e seu efeito na saída do sintetizador.
2.7. BLOCOS CONSTRUTIVOS DO SINTETIZADOR DE FREQÜÊNCIA
Os blocos que veremos aqui são o detector de fase, a bomba de carga e o filtro de loop, o
oscilador controlado por voltagem e os divisores de freqüência.
2.7.1. Detector de Fase (PD)
Existem basicamente três categorias de detectores de fase [1]:
• Os PD analógicos ou multiplicadores baseados no componente DC que resulta da
multiplicação de dois sinais senoidais da mesma freqüência;
• Circuitos seqüenciais, como portas XOR e latches, que operam na informação contida no
cruzamento por zero dos sinais de entrada;
• Detector de fase e freqüência que é realmente um circuito seqüencial mas que também
oferece sinais sensíveis à freqüência para ajudar à aquisição quando o PLL não está locked.
17
2.7.1.1. PD analógicos ou Multiplicadores
Se ambas entradas do PD são senoidais pode-se utilizar um mixer ou multiplicador para
detectar a fase. Quando aplicamos os sinais de entrada A1sin(ω1t + θ1) e A2cos(ω2t + θ2) num
multiplicador, resulta um sinal de saída
vd = Ad .{sin[(ω1 – ω2)t + θ1 - θ2] + sin[(ω1 + ω2)t + θ1 + θ2]}
Quando o sintetizador está locked, ambas as freqüências, ω1 e ω2, são iguais e o componente
DC da saída do multiplicador é igual a Ad sin(θ1 - θ2). Este fator é proporcional à diferença de
fase para pequenos valores de (θ1 - θ2) e é o componente útil na saída do PD. Outros componentes
não-desejados estarão também presentes na saída: a componente na freqüência (ω1+ω2) para o
multiplicador ideal, como pode ser visto pela relação acima e componentes em freqüências
múltiplas de ω1 e ω2, devido ao acoplamento entre entrada e saída e não linearidades, para um
multiplicador real. Estes componentes devem ser atenuados ou eliminados pelo filtro do loop.
O PD com multiplicadores é especialmente útil em aplicações onde a freqüência de referência
é muito alta para outras categorias de PDs e onde a largura de banda do loop é o suficientemente
pequena para atenuar os componentes não-desejados [1], [5].
2.7.1.2. Porta OU Exclusiva
Uma porta OU exclusiva pode também ser utilizada como PD [Figura 15 (a)]. A forma de
onda da saída da porta para dois sinais de entrada A e B é mostrada na Figura 15 (b) e seu valor
médio é proporcional à diferença de fase como indicado na Figura 15 (c). Observe que neste caso
o valor médio de C é linear para erros de fase de até meio período.
A
B
(a)
C
τ
T
(b)
A
B
C=A
(c)
B
Valor médio
de C
-1
-0.5
0
0.5
1
τ /T
Figura 15. (a) Detector de fase XOR; (b) Operação; (c) Curva de transferência do valor médio da saída. T é o
período do sinal A e τ é a diferença de fase entre A e B.
18
2.7.1.3. Latch
A operação de um latch como um detector de fase é mostrada na Figura 16. Pulsos estreitos
em ambas entradas A e B fazem o set (forçam a saída C para nível alto) e o reset (forçam a saída
C para nível baixo). O valor médio de C tem a forma de dente-de-serra, com uma faixa linear
para erros de fase de até um período. Esta é precisamente a vantagem deste PD.
(a)
A
S
B
R
C
Q
τ
T
(b)
A
B
C
(c)
Valor
médio de C
τ /T
-1
-0.5
0
0.5
1
Figura 16. (a) Detector de fase tipo latch; (b) Operação; (c) Curva de transferência do valor médio da saída.
2.7.1.4. Detector de Freqüência e Fase (PFD)
O PFD é também um PD seqüencial mas contém uma função de memória que lhe permite dar
informações sobre a freqüência quando o PLL não está locked [15]. Usualmente se implementa
com uma bomba de carga, como se ilustra na Figura 17, que é responsável por gerar uma tensão
de saída.
O PFD propriamente dito tem duas saídas, Up e Dn, que abrem ou fecham as duas fontes de
corrente da bomba de carga. Há quatro possíveis estados de funcionamento: no primeiro estado,
um sinal ativo em Up faz com que a fonte de corrente superior seja conectada a saída, resultando
numa corrente de saída Ic positiva. Esta corrente causa o aumento na voltagem de saída C. Este
estado é o estado de pump-up; no segundo estado, um sinal ativo em Dn faz com que a fonte de
corrente inferior seja conectada, resultando numa corrente de saída Ic negativa. Esta corrente
causa a diminuição da voltagem de saída C. Este é o estado de pump-down; no terceiro possível
estado nenhum dos sinais Up ou Dn está ativo. A corrente de saída é zero e o nó C é um nó de
alta impedância; no quarto estado ambas as fontes de corrente estão ativas e nunca deve acontecer
19
devido a um mecanismo de reset. A corrente de saída em cada momento é convertida em
voltagem na impedância Zlf .
1
(a)
Vref
Vfb
1
VDD
Q
D
D-FF
CLK
R
reset
Up
I
R
CLK
D-FF
Q
D
C
Zlf
I
Dn
T
τ
(b)
IC
Vref
Vfb
IC
(c)
Valor
medio de
C
-1 -0.5
0
0.5
1
τ /T
Figura 17. (a) Detector de freqüência e fase; (b) Operação; (c) Curva de transferência do valor médio da saída.
O principio de operação do PFD é mostrado na Figura 17 (b). Uma borda de subida no pulso
de referência faz com que o sinal Up seja ativado e com isso a tensão na saída comece a
aumentar; similarmente, uma borda de subida na saída do divisor de loop faz com que o sinal Dn
seja ativado e com isso a tensão na saída comece a diminuir. Quando ambos os sinais, Up e Dn,
estão simultaneamente ativos, uma porta AND faz com que estes sinais sejam desativados (reset
nos dois D-flip-flops). A saída média da voltagem em função da fase é mostrada na Figura 17 (c).
A faixa de trabalho linear é para erros de fase de até dois períodos.
O problema mais importante neste circuito tem relação com a chamada “zona morta”, que
aparece perto da região de erro de fase zero [16], [17], [18]. Se ambos pulsos, o de referência e o
do divisor, aparecem em instantes próximos (diferença de fase pequena) o reset do PFD pode ser
ativado sem que nenhuma das fontes de corrente tenha conduzido (dependendo dos atrasos do
circuito). Com isso, valores pequenos de erro de fase não serão corrigidos. A Curva de
transferência do valor médio da saída do PFD tem uma resposta plana, a“zona morta”, perto da
20
diferença de fase zero (ver Figura 18). O PLL está aí efetivamente aberto, já que Kpd é zero, e o
espectro da saída reflete isto.
“zona morta”
(comprimento
exagerado)
Valor
médio de C
-1
-0.5
0
1
0.5
τ /T
Figura 18. Característica de transferência do PFD com “zona morta”.
Este fenômeno é remediado de diversas formas [16], [17], [18]. Uma solução simples é não
permitir o reset antes que um pulso de largura mínima seja aplicado à bomba de carga. Desta
forma, mesmo se não houver uma diferença de fase entre ambas entradas do PFD, ambas as
saídas Up e Dn estarão ativas durante um intervalo curto de tempo [1].
2.7.2. Bomba de carga e filtro do loop
Já foi visto na seção anterior como funciona uma bomba de carga e a sua utilização dentro do
sintetizador. Agora será mostrada sua influência e a do filtro do loop na função de transferência
da resposta de todo o sintetizador. Partindo da configuração mostrada na Figura 19, é possível
fazer uma análise da resposta do circuito geral.
VDD
I
Up
x(t) [θref(s)]
PFD
IC
VCO
Dn
I
[θfb(s)]
y(t) [θout(s)]
CP
1/N
Figura 19. Sintetizador com bomba de carga.
Uma bomba de carga provê um ganho infinito para uma diferença de fase estática [7] na
entrada do PFD, já que mesmo para erro de fase pequeno, se teria uma acumulação indefinida de
carga em CP; por outro lado, a resposta de um PFD/Bomba de carga a um degrau de fase é uma
21
rampa linear. Estas duas observações nos indicam que a função de transferência do PFD/Bomba
de carga deve ser modelada por uma função de um pólo na origem, ou seja como
Ve(s)= KPFD[θref(s)- θfb(s)]/s
onde KPFD é o ganho do PFD, θref(s) é a fase do sinal de referência, θfb(s) é a fase de retroalimentação e Ve(s) a voltagem de erro do PFD/Bomba de carga para aplicar no VCO.
Sendo assim a função de transferência de loop fechado do sintetizador, sem o filtro, é dado por
K PFD K VCO
θ (s)
s
s
H ( s ) = out
=
K PFD K VCO 1
θ ref ( s)
1+
s
s N
H (s) =
K PFD KVCO
K K
s 2 + PFD VCO
N
onde θout(s) é a fase do sinal de saída.
Veja que nesta função aparecem dois pólos no eixo imaginário nas freqüências
ω =±j
K PFD K VCO
, o que torna o sistema potencialmente instável. Para evitar a instabilidade,
N
deve-se agregar um zero à função de transferência de loop aberto. Isto contrasta com a análise
anterior, onde o detector de fase era modelado como um amplificador. Naquela situação a função
de transferência (1), é um filtro passa-baixos independente do loop filter, sendo estável sem
necessidade de acrescentar zeros ([1], [7]). O zero estabilizador num sintetizador com bomba de
carga é realizado colocando um resistor em série com o capacitor CP (vide Figura 20), e este
conjunto passará a ser o filtro do loop.
VDD
I
Vout
CP
I
R
Figura 20. Adição de um zero a uma bomba de carga.
22
A operação de comutação da bomba de carga faz deste sintetizador um sistema de tempo
discreto, embora, se a largura de banda do loop for muito menor que a freqüência da entrada de
referência, seja possível estudá-lo como um sistema continuo [19].
Calculemos agora a nova função de transferência para o PFD/bomba de carga (baseado na
implementação da Figura 20). Para um erro de fase de [θref - θfb] a corrente média carregando o
capacitor é dada por I [θref - θfb]/(2π) [19], e a variação média na voltagem de controle do VCO é
igual a
Ve ( s) = Vc ( s ) =
I (θ ref − θ fb )
2π
(R +
1
)
CP s
Obtém-se a partir desta equação a seguinte função de transferência para o loop fechado.
I
( RCP s + 1) KVCO
2π CP
H (s) =
1
I 1
I
s2 +
KVCO Rs +
KVCO
2π N
2π CP N
A freqüência natural do circuito será
ωn =
K VCO
I
(7)
2π C P N
(independente do R), com um fator de amortecimento dado por:
ζ =
R
2
IC P K VCO ω n RC P
=
(8)
2π N
2
Por questão de estabilidade do loop, o fator de amortecimento ζ normalmente escolhido é igual
a 0,7 [20].
A largura de banda do loop anterior pode ser encontrada e tem a seguinte forma [21]:
[
ω 3dB = ω n 2ζ 2 + 1 + (2ζ 2 + 1) 2 + 1
]
1
2
(9)
onde ω3dB é a freqüência onde o ganho do loop fechado cai de 3 dB.
Em muitas aplicações é desejável maximizar a largura de banda do loop, por exemplo, para
diminuir o tempo levado para chegar ao estado locked ou para melhorar a resposta ao ruído de
fase do circuito. Por outro lado, a medida que a largura de banda do loop começa a ser
comparável com a freqüência de entrada, a aproximação de tempo continuo utilizada aqui não
vale e é preciso utilizar análise de tempo discreto.
23
Gardner derivou um limite superior para ωn [19] para garantir estabilidade, fazendo uma
análise discreta. Em projetos típicos, a largura de banda do loop é fixada em um décimo da
freqüência de entrada para garantir tal estabilidade [7].
A comutação das fontes de corrente da bomba de carga causa uma grande quantidade de
ripples na voltagem de controle do VCO. Estes ripples podem ser suprimidos agregando um
pequeno capacitor C2 em paralelo ao filtro do loop como mostrado na Figura 21.
VDD
I
Voltagem de controle do VCO
CP
I
R
C2
Figura 21. Adição de C2 no filtro do loop para suprimir o ripple.
A adição deste capacitor C2 agrega outro pólo à função de transferência e converte o sistema
num sistema de terceira ordem. Por outro lado, se o capacitor é pequeno o suficiente (C2 < 0,1 CP)
o sistema pode continuar a ser analisado como um sistema de segunda ordem [22].
2.7.3. Osciladores controlados por voltagem
Um oscilador controlado por voltagem (VCO) gera um sinal periódico com freqüência
dependente de uma voltagem de controle. Os osciladores mais utilizados em PLLs integrados são
os osciladores LC e os osciladores em anel.
O oscilador LC tem tido a preferência nos últimos anos por seu melhor desempenho quanto ao
ruído de fase. Topologias típicas de osciladores LC são: o oscilador de par cruzado NMOS, o
oscilador de par cruzado CMOS e o oscilador Colpitts. Os diagramas esquemáticos dos circuitos
são mostrados na Figura 22. Os osciladores de par cruzado NMOS e CMOS possuem o mesmo
princípio de operação, porém, a última delas, apresenta um maior número de fontes de ruído
(maior número de transistores). A topologia de oscilador com par cruzado NMOS tem sido usada
nas publicações recentes devido a este fato. O oscilador Colpitts é raramente aplicado devido ao
fato de ser um circuito single-ended, o que o faz mais sensível ao ruído da fonte de alimentação e
ao ruído do substrato.
24
O oscilador em anel, por sua vez, é composto por uma cascata de M estágios de inversores,
sendo M um número ímpar, colocados num loop de retro-alimentação. O circuito oscilará com
um período igual a 2MTd, onde Td é o atraso de cada inversor com fanout igual a um [7] (vide
Figura 23).
VDD
VDD
VDD
M4
I1
L1
C1
L1
L2
Vctrl
M3
VN
C2
VN
VP
M1
M2
C1
Vbias
VP
M2
M1
L1
R1
M1
C2
I1
C1
I1
(a)
(b)
(c)
Figura 22. Topologias de osciladores LC: (a) Par cruzado NMOS; (b) Par cruzado CMOS; (c) Colpitts.
Número ímpar de inversores
Figura 23. Oscilador em anel.
2.7.4. Divisores de freqüência
Existem dois tipos principais destes circuitos: síncronos e assíncronos [1]. Em um divisor
síncrono, cada flip-flop é disparado pelo próprio sinal de entrada do divisor. Em um divisor
assíncrono, o sinal de entrada dispara apenas o primeiro flip-flop, este dispara o segundo e assim
sucessivamente. Devido a que o sinal do clock é utilizado diretamente por cada flip-flop, sem
atrasos de outros estágios, os divisores síncronos conseguem uma operação mais rápida.
Um circuito divisor síncrono pode ser implementado utilizando flip-flops JK como se mostra
na Figura 24.
25
1
J
1
K C
(a)
Q
J
Fin /2
Q
J
Fin /4
K C
Fin /8
Q
K C
Fin
Fin
Fin /2
(b)
Fin /4
Fin /8
Figura 24. (a) Divisor de freqüência síncrono; (b) Formas de onda.
A Figura 25 mostra um divisor assíncrono de três estágios. Cada estágio realiza uma função de
divisão por dois e sua saída é a entrada para o estágio seguinte. A saída de cada estágio se atrasa
com respeito à saída do anterior. Isto faz com que a saída do terceiro estágio seja assíncrona com
respeito à entrada do clock.
D
(a)
Fin
C
D
Q
D-FF
Q
Fin /2
C
D
Q
D-FF
Q
Fin /4
C
Q
D-FF
Q
Fin /8
Fin
(b)
Fin /2
Fin /4
Fin /8
Figura 25. (a) Divisor de freqüência assíncrono; (b) Formas de onda.
2.7.4.1. Contadores ou divisores programáveis
Um contador programável é utilizado para obter uma razão de divisão controlável e variável.
Um certo número inicial é carregado no contador, o qual começa a contar pulsos até que um
número final seja alcançado e um sinal de overflow gerado. Neste caso um reset é feito,
carregando o número inicial original e começando a contagem novamente.
2.7.4.2. Prescalers
Quando a freqüência de entrada do divisor é muito alta para permitir sua correta operação, um
prescaler poder ser usado. Um prescaler divide o sinal de entrada por uma razão fixa e pode
26
operar em freqüências mais altas. Um prescaler de alta velocidade permite diminuir a velocidade
requerida para os contadores seguintes.
Uma configuração bastante utilizada com prescalers é a Dual-Modulus Prescaler (DMP). Este
circuito varia a razão de divisão do prescaler por meio de lógica extra, permitindo que ele divida
por Np ou por (Np+1). Um exemplo de um divisor síncrono que divide por 4 ou 5 é mostrado na
Figura 26, [23], [24], [25].
D
clock
(Fin)
D-FF
Q
Fout
D
D-FF
D
Q
D-FF
Q
Modo
Figura 26. Prescaler dual-modulus divisor 4/5. Quando Modo=”1” o prescaler dividirá por 4; quando Modo=”0” o
prescaler dividirá por 5.
27
3. IMPLEMENTAÇÃO DO CIRCUITO SINTETIZADOR DE FREQÜÊNCIA
Depois de termos estudado os aspectos teóricos, será apresentado o projeto dos blocos do
sintetizador de freqüência que será implementado. Os blocos foram fabricados em uma
tecnologia CMOS de 0,35µm, quatro metais e dois polisilícios, e o sintetizador de freqüência
trabalhará ao redor da freqüência nominal de 2,4 GHz.
3.1. ESPECIFICAÇÕES DO PROJETO
O projeto de um sintetizador de freqüência para altas freqüências apresenta um número elevado
de dificuldades, já que cada bloco integrante do mesmo deve oferecer o melhor desempenho e ao
mesmo tempo contribuir o menos possível para os níveis de ruído do sinal de saída. Alguns dos
requerimentos do sintetizador projetado são dados a seguir.
3.1.1. Freqüência de saída e resolução
Foi escolhida uma freqüência de saída nominal dentro da faixa ISM de 2,4 GHz. Com o objetivo
de poder acomodar informações como dados, voz e vídeo, se escolheu também uma freqüência de
referência (resolução do sintetizador) na ordem de 4 MHz. Esta freqüência também favorece o teste
do chip.
3.1.2. Ruído de fase
O Ruído de fase do sintetizador de freqüência projetado foi especificado baseado no padrão
aberto Bluetooth [26]. Optou-se por este caminho pois o Bluetooth está também especificado para
operar na banda ISM de 2,4 GHz. Da seção 2.5. encontramos a seguinte expressão para o cálculo
do ruído de fase: L{∆ω} < Sdesejado - Sbloqueador – SNRespecificação – 10log(BW). Bluetooth exige obter
um BER (Bit Error Rate) de 0,1% com um nível de sensibilidade de -70 dBm. Com este valor de
28
BER adotamos um SNR de 21 dB [27]. A relação de potência entre o sinal desejado e os sinais
bloqueadores em canais adjacentes (Sdesejado – Sbloqueador) é fornecida pela especificação e é
reproduzida na Tabela 2.
Tabela 2. Especificações de Sinais Bloqueadores (Bluetooth [26])
Requerimento
Interferência no mesmo canal (C/Ico-channel)
Interferência em canal adjacente 1 MHz (C/I1 MHz)
Interferência em canal adjacente 2 MHz (C/I2 MHz)
Interferência em canal adjacente ≥3 MHz (C/I3 MHz)
Relação Sinal/Interferência
11 dB
0 dB
-30 dB
-40 dB
Já que adotamos uma freqüência de referência na ordem de 4 MHz (> que 3 MHz) tomamos
esta especificação para o cálculo do ruído de fase, assim:
L{>3 MHz} <-40 dB – 21 dB – 10log(4 MHz)= -127 dBc/Hz.
3.1.3. Nível do tom espúrio na saída do VCO
Também na seção 2.5 foi achada a seguinte expressão para o cálculo da potência do sinal
espúrio na saída do VCO devido à modulação por parte do sinal de referência:
Sespúrio < Sdesejado - Sbloqueador – SNRespecificação,
Portanto, para nosso caso teremos
Sespúrio{>3 MHz} < -40 dB -21 dB = -61 dBc.
3.1.4. Tempo de comutação
Inicialmente o sintetizador será controlado por meio de 4 dados digitais introduzidos num
contador descendente programável, de tal forma que é possível obter 16 diferentes freqüências. Um
tempo de comutação razoável entre freqüências selecionadas permite utilizar o sintetizador em
aplicações onde as comutações sejam freqüentes.
Estabeleceu-se um tempo de comutação máximo de 1 ms.
3.2. OSCILADOR CONTROLADO POR VOLTAGEM (VCO)
Para a implementação escolheu-se um oscilador LC, uma vez que é um circuito que permite a
integração completa na tecnologia CMOS e possui um espectro mais puro que outras topologias
sem implicar em dissipação de potência exagerada.
29
Neste trabalho, o oscilador de par cruzado NMOS foi escolhido para a implementação.
O circuito oscilador de par cruzado NMOS consta de um circuito tanque, sintonizado na
freqüência de operação, e um circuito ativo cuja função é repor as perdas causadas pelas
resistências parasitárias do circuito ressonante (vide Figura 27). O circuito tanque é formado
pelos indutores L1 e L2 e os varactores C1 e C2. A função dos varactores é permitir o controle da
freqüência de oscilação através do valor da tensão de controle Vctrl. Os transistores NMOS em
configuração de par cruzado constituem o circuito ativo do oscilador. A corrente necessária para
a polarização do circuito é fornecida pelo espelho de corrente PMOS M3/M4 que replica a
corrente Ibias. Por fim, o circuito possui saída diferencial de tensão entre os nós Vout+ e Vout-.
60/0,5 µm
VDD
M3
3,1 nH
M4
60/0,5 µm
L1
L2
C1
Ibias=2 mA
3,1 nH
Vctrl
C2
Vout-
Vout+
M2
M1
100/0,35 µm
Figura 27. Diagrama esquemático do circuito oscilador LC.
A implementação deste oscilador LC ainda é tema de estudos, pois é necessária uma boa
implementação tanto dos indutores como dos varactores, minimizando os componentes
parasitários e fornecendo um bom fator de qualidade.
Os indutores escolhidos neste trabalho foram indutores planos integrados, os quais são
segmentos metálicos em forma espiral, feitos em uma ou mais das camadas de metal disponíveis
na tecnologia. Estas estruturas são de fabricação simples e com poucas variações. A desvantagem
destes indutores é o baixo fator de qualidade que possuem, entre 3 e 10, pois a resistência série,
determinada pela resistência da trilha metálica, e os componentes parasitários relacionados com
as perdas de substrato são normalmente altos.
30
Existem diversos programas para projeto e simulação dos indutores integrados e neste trabalho
foi usado o programa ASITIC [28], que faz uso de equações de Maxwell simplificadas. O
ASITIC necessita como entrada as características geométricas do indutor e fornece, como uma
das respostas da simulação, o modelo elétrico tipo π do indutor, como mostrado na Figura 28.
Este modelo pode ser utilizado em arquivos para simulação elétrica do circuito oscilador.
L
a
Rs
b
Cox
Cox
Rsi
Rsi
Figura 28. Modelo tipo π do indutor gerado por ASITIC.
Dentre as várias opções para a implementação de varactores em tecnologia CMOS padrão,
decidiu-se pelo uso de diodos de junção P+ sobre poço N, polarizados reversamente. A Figura 29
apresenta a estrutura dos diodos varactores.
Vctrl
Vs+
Vs(a)
Vctrl
Vs+
Vs-
Poço N
Diffusão N+
Diffusão P+
(b)
Figura 29. Diodos varactores: (a) Esquema elétrico; (b) Estrutura física.
A partir das especificações de ruído de fase, é calculado o valor da indutância, da capacitância
dos varactores, e da corrente de polarização do oscilador, ajustando estes valores para obter uma
freqüência mínima de oscilação (fmin) de 2,2 GHz e uma freqüência máxima (fmáx) de oscilação de
2,6 GHz. Assim:
2πf max =
2πf min =
1
LC min
1
LC max
31
Logo:
C max ≈ 1,4C min
O circuito ativo se projeta de tal forma que seja equivalente a uma resistência negativa cujo
valor absoluto (|RNMOS|) deve ser menor ou igual a RP (resistência que modela as perdas do
oscilador). Desta forma, essa resistência negativa fornece a energia dissipada em cada ciclo e a
oscilação se mantém (vide Figura 30). É importante observar aqui que as duas resistências estão
em paralelo e por tal razão, com |RNMOS|≤RP a resistência equivalente será negativa. Expressado
em termos de condutância a expressão anterior é: |GNMOS|≥GM, onde GM é a condutância
equivalente do circuito tanque expressada como GM=Reff .(ωC)2, onde Reff é a resistência
equivalente de todas as resistências do circuito tanque (para seu cálculo considerou-se que o valor
da resistência efetiva é dominado pela resistência série do indutor).
Circuito resonador
RP
C
L
Circuito ativo
RNMOS
Figura 30. Modelo de um terminal do oscilador.
O valor da impedância do par cruzado, RNMOS, pode ser calculado usando-se uma fonte de
tensão de teste VT entre os terminais Vo1 e Vo2 (Figura 31), e avaliando-se a razão VT/iT, onde iT é
a corrente que passa pela fonte. Desta forma se obtém: RNMOS≈-2/gm onde gm é a transcondutância
dos transistores M1 e M2.
VT
Vo1
iT
Vo2
M2
M1
Figura 31. Circuito para o cálculo da impedância do par cruzado.
Temos:
|GNMOS|≥GM
|-gm/2|≥GM
gm≥2.Reff.(ωc)2
32
Para garantir a oscilação foi usado um fator de segurança de 3, logo a transcondutância
mínima dos transistores NMOS terá o valor requerido dado por:
gm=6.Reff.(ωC)2
Conhecendo que: g m = 2.µ n .COX .
transistores NMOS: W =
g m2 .LT
2.µ n .COX .I DS
W
.I DS
LT
finalmente obtemos a largura mínima dos
(10)
onde µn.COX é um valor característico do processo, o comprimento LT (não confundir com o
valor L da indutância do circuito tanque) é o mínimo permitido pela tecnologia para ter o valor
máximo de gm. Restaria definir o valor da corrente de polarização IDS e o valor da resistência Reff
cujo valor máximo é achado a partir da especificação do ruído de fase L{∆ω}, assim:
Reff
 L{10∆ω } 2

 10
.2.I OSC (∆ω ) 2 .ω 2 .L4 
=

KTπ 2 [1 + A]




onde IOSC : Corrente de polarização do oscilador;
L : Indutância do circuito tanque;
K : Constante de Boltzman;
T : Temperatura absoluta;
A : Fator empírico de ajuste (Valor usado: A=3);
ω : Freqüência central de oscilação;
∆ω : Offset da freqüência central de oscilação;
L{∆ω} : Especificação do ruído de fase a um offset ∆ω da freqüência central.
Foram calculados valores máximos para Reff para valores de indutância na faixa de 1 nH até 10
nH, variando as correntes de polarização entre 1, 2 e 3 mA. Posteriormente por meio de
simulações com ASITIC, com valores de indutores entre 2,5 e 4 nH se obtiveram resistências
séries entre 5 e 9 Ω. Estes valores de resistência estão dentro dos valores adequados que foram
calculados para atingir a especificação de ruído de fase com correntes de polarização entre 2 e 3
mA. Finalmente se decidiu utilizar um indutor com um valor próximo de 3,1 nH (largura de linha
W=10µm; espaçamento entre linhas de 2µm, diâmetro externo D=210µm e número de voltas
N=3).
33
Tendo definido o valor de Reff, com a equação (10) se calcula a largura W dos transistores,
definindo uma corrente de polarização IOSC=2 mA, logo cada transistor tem IDS=1 mA. Com estas
considerações se obteve transistores de dimensões W=100µm e L=0,35µm.
Após o cálculo das dimensões do circuito ativo (transistores M1 e M2), se calculam as
dimensões dos transistores da fonte de corrente que fornece a corrente de polarização do
oscilador. Na Figura 27, junto ao diagrama esquemático do circuito oscilador, estão as dimensões
dos transistores e indutores.
Um estudo mais detalhado deste circuito oscilador pode ser encontrado na dissertação de
mestrado [29] de Andrés Farfán Peláez. Neste trabalho são mostrados cálculos mais detalhados
de cada bloco do oscilador assim como o layout, simulações post-layout e resultados
experimentais.
3.2.1. Buffer VCO-Prescaler
A saída do VCO é utilizada na entrada do divisor de freqüência, que tem como primeiro bloco
um prescaler. Este circuito, para funcionar corretamente, requer um sinal de entrada de excursão
completa, ou seja, que vá de 0 V a quase a tensão de alimentação, 3,3 V [30], [31]. O sinal de
saída do VCO, por outro lado, tem um valor pequeno, atingindo um valor máximo da ordem de
0,85 V. Em vista disto é necessário utilizar um buffer amplificador entre a saída do VCO e a
entrada do divisor (prescaler).
Para este amplificador, inicialmente, foi implementada a solução mostrada na Figura 32, onde
se tem um capacitor de 130 fF, para acoplamento, uma resistência de polarização, para elevar o
nível de DC, e 4 inversores em cascada que fazem a amplificação propriamente dita.
Voltagem de polarização
10 kΩ
Saída do
VCO
130 fF
8µm/4µm
8µm/4µm
15µm/7,5µm
30µm/15µm
Entrada do
divisor
Figura 32. Primeira alternativa de buffer amplificador para ligar o VCO e o prescaler.
Por meio de simulações e testes experimentais se determinou um valor ideal para a tensão de
polarização, valor que esta em torno de 1,5 V. Esta tensão de polarização é bastante exigente na
hora do teste do circuito pois, como a sua função, junto ao capacitor e ao resistor, é colocar a
34
saída do oscilador variando em torno da tensão de maior ganho do inversor, variações pequenas
nesta polarização trazem como conseqüência o mau funcionamento do buffer, do prescaler e, ao
final, de todo o sintetizador. Tal característica foi observada tanto nas simulações como em testes
experimentais feitos.
Observemos que o capacitor de entrada e a porta do primeiro inversor formam um divisor
capacitivo de tensão e, para não reduzir o valor da tensão de entrada do buffer, é preciso utilizar
um capacitor de valor muito superior à capacitância de entrada do primeiro inversor.
Posteriormente, foram estudadas outras alternativas para este buffer e finalmente
implementou-se a solução mostrada na Figura 33, que faz uso de três inversores e auto
polarização. A auto polarização é feita via um resistor de 1 MΩ colocado entre a saída e a entrada
do buffer e que fixa o nível de polarização DC para a saída do VCO a um valor onde os
inversores tem máximo ganho. O valor alto da resistência evita consumo de potência e que o sinal
de saída interfira na entrada. O capacitor de acoplamento, neste caso, é maior que o anterior já
que o tamanho do primeiro inversor também foi maior (W=30µm para o transistor P e W=15µm
para o transistor N, contra 8µm/4µm da primeira alternativa).
1 MΩ
500 fF
30µm/15µm
20µm/10µm
Entrada do
divisor
Saída do
VCO
20µm/10µm
Figura 33. Segunda alternativa: Buffer inversor auto polarizado.
A capacitância de entrada do buffer limita o desempenho do VCO pois afeta sua freqüência de
oscilação. Para reduzir este efeito pode-se diminuir a capacitância dos varactores mas isto, por
sua vez, limita a faixa de controle do VCO. Aqui se optou por garantir uma situação favorável
para o funcionamento do buffer amplificador, utilizando um primeiro inversor grande,
sacrificando um pouco a freqüência de oscilação máxima do VCO.
Este buffer consume uma potência considerável, 10,82 mW a 2,5 GHz conforme mostraram as
simulações.
35
3.2.2. Layout do buffer VCO-Prescaler
Na Figura 34, tem-se o layout do buffer VCO-Prescaler. Na parte esquerda da figura está o
capacitor de 500 fF implementado com polisilicio (poly1 e poly2); na parte superior direita estão
os três inversores em cascada; na parte inferior, o resistor de 1 MΩ implementado com uma
camada de polisilicio de alta resistividade (1.2 kΩ/□). É possível também observar a retroalimentação entre a saída dos inversores e a entrada dos mesmos.
Figura 34. Layout do buffer pré-amplificador auto-polarizado. (dimensôes: 85µm x 180µm).
3.2.2. Constante de transferência do VCO
O VCO foi implementado em tecnologia CMOS de 0,35 µm e, através de simulações poslayout, obteve-se a curva Freqüência de oscilação em função da Voltagem de Controle
mostrada na Figura 35. Com base nesta curva obtém-se a constante de transferência do VCO
igual a KVCO = 112 MHz/V = 709 Mrad/s, valor tomado no ponto de trabalho do VCO (2,4 GHz).
36
Freqüência de oscilação (Hz)
2,45G
2,40G
2,35G
2,30G
2,25G
2,20G
2,15G
2,10G
1,0
1,5
2,0
2,5
3,0
3,5
Voltagem de controle (V)
Figura 35. Resultado da simulação do VCO: Freqüência de oscilação vs. Voltagem de controle. ELDO 5.6 Modelo MOS
BSIM3v3 e parâmetros típicos (Vide Apéndice A).
3.3. DIVISOR DE FREQÜÊNCIA
O tipo de divisor de freqüência define a arquitetura utilizada para o sintetizador de freqüência.
Devido a sua simplicidade nesta primeira implementação do sintetizador foi selecionada a
arquitetura integer-N. Consideremos que a freqüência nominal do sintetizador é de 2,4 GHz e a
freqüência de referência está em torno de 4 MHz; neste caso os valores mais convenientes para a
construção do divisor são:
•
O prescaler dividindo por 32 ou 33 (V=32);
•
O contador principal com valor fixo de P=16;
•
O swallow counter programável com valores S entre 0 e 15 (assim haverá 4 bits para
seleção da freqüência).
Como N=VP+S, N variará entre 512 e 527 e 512Fref ≤Fosc ≤ 527Fref.
3.3.1. Prescaler
O bloco mais crítico do divisor é o prescaler pois tem que operar com uma freqüência igual a do
próprio VCO. Em nosso circuito utilizamos um dual-modulus prescaler (que divide por 32 ou 33)
implementado com a técnica Extended-True Single Phase Clock (E-TSPC) [24]. Esta técnica que é
uma extensão da técnica TSPC, consiste de regras de composição para circuitos de uma fase
usando blocos estáticos, dinâmicos, tipo latch, data-precharged, e NMOS-like. Estas regras de
composição são introduzidas para aumentar as possibilidades de conexão dos blocos e para evitar
37
races; adicionalmente blocos NMOS-like permitem o uso da técnica para obter altas velocidades de
operação.
A Figura 36 mostra o diagrama esquemático do dual-modulus prescaler. Duas partes podem ser
identificadas no diagrama: a primeira, blocos hachurados, compõe-se de três D-flip flops (D-FF)
sensíveis ao borda de descida e duas portas lógicas e forma um contador divisor por 4/5 sincrônico
(vide o diagrama de tempos na Figura 37 (b)); a segunda parte, na porção inferior da figura,
compõe-se de três D-FFs sensíveis ao borda de subida e forma um contador divisor por 8
assíncrono. O sinal div8, gerado pelo contador assíncrono, serve para selecionar se o contador
divisor por 4/5 conta 4 (div8 = alto) ou 5 (div8 = baixo). O fator de divisão fracionário do
prescaler, 32 ou 33, é selecionado pelo valor do sinal sm; quando sm=baixo divide por 32 e quando
sm=alto divide por 33.
Divide by 4/5 (counter)
D
Q
D-FF
A
B
D
Q
D-FF
C
D
D-FF
Q
ckin
sm
div8
ckn8
ckassyncr
D Q
D-FF
C Q
ckn16
D Q
D-FF
C Q
ckn32
D Q
D-FF
C Q
Out
32/33
Figura 36. Diagrama esquemático do Dual-Modulus Prescaler (divisor por 32/33).
Nas Figura 37 (a) e Figura 37 (b) os diagramas de transição e de tempo do divisor 4/5 são
apresentados. O diagrama de transição apresenta os diferentes estados que o contador divisor-por4/5 síncrono passa de acordo com o valor de div8. Os estados são representados pelos valores das
saídas dos D-FFs, sinais A, B e C mostrados na Figura 36. Quando o circuito passa através dos
estados 111, 101, 000 ou 001, e 011 a divisão por 4 é executada; quando ele passa através de 111,
101, 000 ou 001, 010, e 011 a divisão por 5 é executada (note que o sinal A provê o sinal dividido
por 4 ou 5). A Figura 37 (b) indica o valor de div8 e o instante em que deve ser fornecido para
garantir a correta operação: para contar até 4 o sinal div8 deve estar “alto” nos estados 000 ou 001;
38
para contar até 5 deve estar “baixo” nos estados 000 ou 001. Já que as decisões para a contagem
são feitas nos estados 001 ou 000, usualmente estes são os mais críticos em termos de tempo.
O sinal A será usado como a entrada de relógio do contador divisor-por-8 assíncrono. As saídas
dos D-FFs deste contador (sinais ckn8, ckn16 e ckn32) e o sinal sm são as entradas da porta lógica
NAND cuja saída é o sinal div8. Quando sm é “baixo” a saída da porta NAND será “alta” e o
contador divisor-por-4/5 será mantido dividindo por 4. Quando sm é “alto” a saída da porta NAND
dependerá dos sinais ckn8, ckn16 e ckn32. Se estes sinais são simultaneamente “altos” o sinal div8
será “baixo” e o divisor-por-4/5 dividirá por 5.
0
0
1
010
011
1
000
001
1
0
101
entrada
div8
estado
ABC
111
(a)
Sinal ckin
counter
Divide by 4
output (A)
operation
div8 signal
Divide by 5
operation
any value
counter
output (A)
any value
div8 signal
(b)
Figura 37. (a) Diagrama de transição, e (b) diagrama de tempo do contador divisor-por-4/5 síncrono.
É de observar que as escolhas de D-FFs sensíveis à borda de subida e o sinal A como o relógio (o
sinal B também poderia ter sido usado) no contador assíncrono são as melhores para gerar o sinal
div8 com os requerimentos de tempo desejados. Com tal configuração, as mudanças em div8 são
iniciadas durante a transição do estado 011 para 111 e, já que o sinal div8 só é importante ao final
dos estados 000 ou 001, um atraso de quase três períodos de relógio é permitido para div8.
Uma versão adaptada do D-FF convencional sensível à borda de descida TSPC [33] foi utilizada
como célula básica do contador sincrônico. Este D-FF tem a vantagem de alcançar freqüências
maiores mas tem um maior consumo de potência. A Figura 38 (a) mostra este D-FF conectado
como um contador divisor-por-2, e a Figura 38 (b), seus sinais durante uma operação de divisãopor-2 ideal. As dimensões dos transistores P e N têm que obedecer a vários requerimentos para
39
garantir a correta operação. Estes são: quando os transistores M1 e M2 estão simultaneamente
ativados, a saída a deve ser “alta”; quando os transistores M3 e M4 estão simultaneamente
ativados, a saída b deve ser “baixa”; e quando os transistores M5 e M6 estão simultaneamente
ativados, a saída deve ser “baixa”. Soma-se a estes um requerimento adicional: manter as
dimensões pequenas para manter o consumo de potência baixo.
As dimensões dos transistores foram calculadas e depois ajustadas por meio de simulações e
estão apresentadas na Figura 38. A Figura 39 mostra os resultados de simulações para o D-FF
conectado como um contador divisor-por-2. A simulação foi realizada com ELDO 5.6, modelo do
transistor BSIM3v3, parâmetros típicos, e o netlist extraído do layout [compare os sinais com a
Figura 38 (b)]. Para este circuito, a freqüência de operação máxima é de 2,75 GHz com fonte de
alimentação de 3.3 V.
ckin
M1
2,2/0,35
M3
1,7/0,35
ckin
Q
Q
b
a
ckin
M6
1,4/0,35
3,1/0,35
M4
1,0/0,8
M2 ckin
a
2,6/0,35
M5
b
(a)
(b)
Figura 38. (a) Esquemático dos transistores do D-FF básico configurado como contador divisor-por-2, com
dimensões em µm, e (b) diagrama de tempos.
volt
4
2
0
c k in
4
2
0
0 ,0
4
2
0
0 ,0
4
2
0
0 ,0
5 0 0 ,0 p
1 ,0 n
1 ,5 n
2 ,0 n
2 ,5 n
3 ,0 n
Q
5 0 0 ,0 p
1 ,0 n
1 ,5 n
2 ,0 n
2 ,5 n
3 ,0 n
a
5 0 0 ,0 p
1 ,0 n
1 ,5 n
2 ,0 n
2 ,5 n
3 ,0 n
b
0 ,0
5 0 0 ,0 p
1 ,0 n
1 ,5 n
2 ,0 n
2 ,5 n
3 ,0 n
t (s e c )
Figura 39. Resultados da simulação para o D-FF básico. O ELDO 5.6, modelo do transistor BSIM3v3 e parâmetros
típicos foram usados. O D-FF atingiu uma freqüência máxima de 2,75 GHz.
40
Uma vez definida a célula básica, o prescaler completo foi projetado. Na Figura 40 ele é
apresentado e também as dimensões de todos os transistores. As dimensões dos transistores do
contador sincrônico foram determinadas baseadas no D-FF adaptado. Para o contador assíncrono,
depois de várias simulações, foi verificado que o D-FF TSPC convencional é o suficiente rápido e
assim ele foi aplicado aí. Finalmente uma porta NAND utilizando transistores com dimensões
mínimas é usada para gerar o sinal div8.
1,4
1,7
2,5
2,5
2,2
2,0
1,7
1,0/0,8
ckin
3,1
2,6
1,0
1,0/0,8
ckassyncr
D
ckin
ckin
3,1
1,0
1,0
1,0
3,0
1,0
1,0
1,0
1,0
2,6
1,0 1,0
ckn8
2,0
1,0
1,7
1,0/0,8
3,1
ckin
ckin
2,6
ckin
div8
Q
1,0
1,4
2,2
1,0
ckin
ckin
ckin
1,4
sm
1,0
1,0
1,0
1,0
1,0
Q
1,0
C
1,0
ckn16
Q
D
D-FF
Q
C
1,0
Q
D
D-FF
Q
C
ckn32
out
32/33
Figura 40. Esquemático do prescaler. O esquema detalhado dos transistores da parte síncrona ,de um D-FF da parte
assíncrona e da porta NAND são mostrados (a largura de canal do transistor ou, quando o comprimento é diferente
de 0,35 µm, a relação largura/comprimento de canal em µm também é indicado). Comparar com a Figura 36.
Na Figura 41, a simulação do contador divisor por 4/5 é apresentada. É possível ver que quando
o sinal div8 é “alto” o contador divide por 4 e quando é “baixo”, divide por 5.
Na Figura 42, a simulação da parte assíncrona do prescaler é mostrada para o caso sm=”alto”.
41
volt
3 ,5
3 ,0
2 ,5
2 ,0
1 ,5
1 ,0
0 ,5
0 ,0
-0 ,5
0 ,0
2 ,0 n
4 ,0 n
6 ,0 n
8 ,0 n
1 0 ,0 n
c k in
ckassyncr
volt
3 ,5
3 ,0
2 ,5
2 ,0
1 ,5
1 ,0
0 ,5
0 ,0
-0 ,5
d iv 8
0 ,0
2 ,0 n
4 ,0 n
6 ,0 n
8 ,0 n
1 0 ,0 n
t (s e c )
Figura 41. Simulação do divisor por 4/5 (ELDO 5.6, modelo do transistor BSIM3v3, parâmetros típicos).
c k in
volts
4
2
0
c k a s s y n c r
4
2
0
0 ,0
5 ,0 n
1 0 ,0 n
1 5 ,0 n
2 0 ,0 n
2 5 ,0 n
3 0 ,0 n
d iv 8
4
2
0
0 ,0
5 ,0 n
1 0 ,0 n
1 5 ,0 n
2 0 ,0 n
2 5 ,0 n
3 0 ,0 n
c k n 8
4
2
0
0 ,0
5 ,0 n
1 0 ,0 n
1 5 ,0 n
2 0 ,0 n
2 5 ,0 n
3 0 ,0 n
c k n 1 6
4
2
0
0 ,0
5 ,0 n
1 0 ,0 n
1 5 ,0 n
2 0 ,0 n
2 5 ,0 n
3 0 ,0 n
c k n 3 2
0 ,0
5 ,0 n
1 0 ,0 n
1 5 ,0 n
2 0 ,0 n
2 5 ,0 n
3 0 ,0 n
t (s e c )
Figura 42. Simulação do contador divisor-por-8 assíncrono (ELDO 5.6, modelo do transistor BSIM3v3, parâmetros
típicos). O sinal sm=”alto”.
3.3.2. Contador Principal
Já foi visto que um dos contadores, o contador principal, trabalha com um valor de contagem
fixo e que o outro, o swallow counter, com um valor de contagem programável. Devido a tal
configuração, o fator de divisão programado e, conseqüentemente, a freqüência do sintetizador são
ajustados modificando o valor do swallow counter.
O contador principal foi implementado com quatro TSPC D-FFs convencionais em cascada,
similar à parte assíncrona do prescaler, e sua contagem vai até 16 (vide Figura 43).
42
D
Q
D-FF
C
Fin
Q
Fin /2
D
Q
D-FF
D
Q
C
C
Q
D
D-FF
Fin /4
Q
Q
D-FF
Fin /8
Fin /16
Q
C
Figura 43. Contador Principal.
3.3.3. Swallow Counter
Este contador é basicamente um contador descendente programável. Um valor inicial S é
programado e, quando o sinal de habilitação estiver ativo, o contador inicia a contagem em sentido
descendente. Quando seu valor chega a zero, o swallow counter pode voltar a contar ou não a partir
do valor S, dependendo do estado do sinal de habilitação.
Existem diversas arquiteturas para implementar este contador. Aqui implementou-se a
arquitetura mostrada na Figura 44 [32] utilizando TSPC D-FFs convencionais. Neste contador, os
sinais IA, IB, IC e ID estabelecem o valor utilizado para iniciar a contagem; o sinal /lo controla se os
valores de IA, IB, IC e ID são carregados, /lo=”low”, ou se o contador está contando, /lo=”high”.
clock
/lo
IA
Q
QA
D Q
QB
D
Q
QC
D
Q
QD
D
IB
IC
ID
Figura 44. Esquema do Swallow Counter.
3.3.4. Lógica de Controle
A lógica de controle gera os diferentes sinais de tal forma que o divisor funcione como é
esperado. O controle usado neste trabalho consiste basicamente de um multiplexor e uma porta
lógica OR de 4 entradas (vide Figura 45).
43
fosc
fout
Main
Counter
out
mux
1
0
Date
“S”
outMux
out32/33
Prescaler 32/33
VCO
sm
swallow counter
ck
QA
/lo
QB
IA
QC
IB
QD
IC
ID
Figura 45. Esquema da lógica de controle.
O funcionamento da lógica de controle é o seguinte: para iniciar consideremos que todos os
sinais de saída do swallow counter estejam em zero e que, portanto, a saída da porta OR esteja
também em zero. Como resultado, /lo=“low”, o swallow counter é inicializado com os valores (IA
… ID) de S e, inmediatamente, a saída da porta OR é forçada a um valor “alto”. Com
sm=/lo=”alto” o processo de inicialização é interrompido e o prescaler passa a dividir por 33. O
swallow counter receberá como relógio os pulsos provenientes da saída do prescaler (por meio do
multiplexador mux). Quando o swallow counter alcança o valor zero, então sm=/lo=”baixo”, o
prescaler passa a dividir por 32 e o swallow counter receberá como relógio os pulsos provenientes
da saída do contador principal que ainda está em zero. Neste momento, o swallow counter tem o
sinal /lo=”baixo” e está esperando o pulso de saída do contador principal para reinicializar com o
dado S e recomeçar a contagem.
A simulação da lógica de controle é mostrada na Figura 46. Os dados programados no swallow
counter foram: IA=”alto”, IB=”alto”, IC=”alto” e ID=”baixo”. Com estes dados S=7 e N=519.
É possível ver na figura que os dois contadores (contador principal e swallow counter) são
iniciados ao mesmo tempo (swallow counter com S=7 e contador principal com P=16). Enquanto
o swallow counter está contando, a saída do multiplexador é igual à saída do prescaler; por outro
lado, quando o swallow counter para, a saída do multiplexador é igual à saída do contador
principal.
44
volts
4
2
0
o u t 3 2 /3 3
4
2
0
0 ,0
4
2
0
0 ,0
1 0 0 ,0 n
2 0 0 ,0 n
3 0 0 ,0 n
4 0 0 ,0 n
5 0 0 ,0 n
6 0 0 ,0 n
4
2
0
0 ,0
1 0 0 ,0 n
2 0 0 ,0 n
3 0 0 ,0 n
4 0 0 ,0 n
5 0 0 ,0 n
6 0 0 ,0 n
4
2
0
0 ,0
4
2
0
0 ,0
1 0 0 ,0 n
2 0 0 ,0 n
3 0 0 ,0 n
4 0 0 ,0 n
5 0 0 ,0 n
6 0 0 ,0 n
0 ,0
1 0 0 ,0 n
2 0 0 ,0 n
3 0 0 ,0 n
4 0 0 ,0 n
5 0 0 ,0 n
6 0 0 ,0 n
4
2
0
4
2
0
1 0 0 ,0 n
2 0 0 ,0 n
3 0 0 ,0 n
4 0 0 ,0 n
5 0 0 ,0 n
6 0 0 ,0 n
out
o u tm u x
sm
1 0 0 ,0 n
2 0 0 ,0 n
3 0 0 ,0 n
4 0 0 ,0 n
5 0 0 ,0 n
6 0 0 ,0 n
Qa
Qb
Qc
0 ,0
1 0 0 ,0 n
2 0 0 ,0 n
3 0 0 ,0 n
4 0 0 ,0 n
5 0 0 ,0 n
6 0 0 ,0 n
Qd
0 ,0
1 0 0 ,0 n
2 0 0 ,0 n
3 0 0 ,0 n
4 0 0 ,0 n
5 0 0 ,0 n
6 0 0 ,0 n
t (s e c )
Figura 46. Simulação dos sinais da lógica de controle (ELDO 5.6, modelo do transistor BSIM3v3, parâmetros
típicos).
3.3.5. Layout do divisor de freqüência
Na Figura 47 podemos ver o layout completo de todo o divisor de freqüência. Na parte
esquerda temos o prescaler e o contador principal, na parte direita, o swallow counter e na parte
central, o multiplexador e a porta OR que receberão os sinais do contador principal e do swallow
counter. Foi feito o layout da forma mais compacta possível com o fim de evitar linhas de
conexão grandes entre os blocos que aumentam as capacitâncias parasitárias, reduzem a
velocidade e aumentam o consumo.
Prescaler
Contador Mux
principal
Swallow Counter
Porta
OR
Figura 47. Layout do divisor de freqüência (dimensões: 200µm x 30µm).
45
A Figura 48 mostra detalhes do prescaler: o divisor síncrono está localizado na parte esquerda
da figura e o divisor assíncrono na parte direita. Observamos que ao redor do divisor síncrono foi
colocado um anel de guarda cuja função é diminuir o ruído de substrato produzido pela
comutação em alta freqüência dos transistores deste divisor. Este ruído deve ser bloqueado para
evitar que chegue ao VCO já que, de outra forma, afetará a resposta do oscilador local e
aumentará o ruído de fase final do sintetizador de freqüência. Também o divisor assíncrono ficou
separado do síncrono para evitar qualquer efeito deste naquele.
Figura 48. Layout do prescaler (dimensões: 70µm x 30µm).
Na Figura 49 os layouts do contador principal, do multiplexor e da porta lógica OR de 4
entradas são apresentados.
(a)
(b)
(c)
Figura 49. Layout do (a) Contador Principal (dimensões: 15µm x 30µm), (b) Multiplexor (dimensões: 15µm x
15µm), e (c) Porta lógica OR de 4 entradas (dimensões: 15µm x 15µm).
Finalmente na Figura 50 temos o layout do swallow counter.
46
Figura 50. Layout do Swallow Counter (dimensões: 85µm x 30µm).
3.4. DETECTOR DE FASE E FREQÜÊNCIA
A diferença de fase entre o sinal de referência e a saída do oscilador depois de passar pelo
divisor é detectada num circuito detector de fase e freqüência, PFD. Tal diferença de fase é
convertida em voltagem para controlar o VCO.
Existem diversas configurações para realizar esta tarefa [1]. Dentro delas a mais popular é a
configuração mostrada na Figura 17 (a). Uma forma bastante utilizada de implementar este PFD é
com o circuito apresentado na Figura 51 [5]. Este circuito, porém, tem alguns problemas como uma
zona morta grande, consumo considerável de potência para altas freqüências e um número elevado
de transistores em sua implementação. O alto número de transistores pode introduzir ruído de fase
dentro do oscilador, o que se deve evitar.
R
(sinal)
Up
Dn
V
(VCO)
Figura 51. Detector de Fase e Freqüência convencional.
Neste trabalho utilizou-se um circuito para o PFD que faz uso de um número menor de
transistores e está otimizado para trabalhar a freqüências de operação maiores e com menor
47
consumo de potência [16]. Este circuito está baseado num D-FF TSPC [33] modificado e cuja
detecção de erro de fase e freqüência não está limitada a erros menores que um período (vide
Figura 52 (b). Este flip-flop funciona da seguinte forma: quando os sinais de reset e de entrada do
relógio são baixos, o nó A está conectado a VDD através de m1 e mr1. Na subida do sinal de
relógio, o nó B será conectado a terra através de m3 e m4 e a saída out vai para alto. Assim ficará
enquanto não for aplicado o sinal de reset. Quando se aplica este sinal, o nó A é conectado a terra
através de mr2, o nó B é puxado para nível alto e a saída, em conseqüência, invertida.
ck
m1 ck
m1 1,0/1,5
m2
ck
m7
out
mr1
m3
1,0/1,0
Reset
mr2
ck
m4
ck
mr2
out
B
mr1
m6
in
3,0/1,0
m2
5,0/0,35
A
m5
m3
1,0/1,5
m4
1,0/1,5
4,0/0,35
1,0/0,35
(b)
(a)
Figura 52. (a) D-FF Svenson Original, (b) Esquema do circuito D-FF modificado para o detector de fase e
freqüência.
Na Figura 53 (b) podem-se observar os resultados da simulação post-layout do circuito detector
de fase e freqüência (vide Figura 53 (a)). Foi colocado um buffer inversor na entrada de cada flipflop com o fim de melhorar os sinais de entrada do PFD. Na Figura 53 (c) apresenta-se em detalhe
o atraso existente entre a aparição do sinal dn proveniente do PFD e a geração do reset
propriamente dito. Este atraso, neste caso de 275 ps, serve para reduzir o problema da “zona
morta” inerente a este circuito, como já foi explicado anteriormente.
3.4.1. Entrada de clock de referência
Como indicado na Tabela 1 existem diferentes padrões para comunicação RF, com diferentes
bandas e larguras de canais. A largura de canal influi, por sua vez, na magnitude da freqüência de
referência utilizada no sintetizador de freqüência [6]. Para a arquitetura integer-N a freqüência de
referência é igual à largura do canal que se deseja acessar.
Neste projeto optou-se por trabalhar na freqüência nominal de 2,4 GHz e separação entre canais
entre 4 e 4,5 MHz, o que possibilitaria a transmissão de dados, áudio e vídeo.
48
3,5
VRef
Vfb
1
D
Up
Q
D-FF
CLK
R
reset
R
CLK
D-FF Q
D
dn
reset
2,5
2,0
I
I
volt
1
3,0
VDD
IC
275ps
1,5
1,0
C
0,5
Zlf
0,0
-0,5
Dn
752,5n
753,0n
753,5n
754,0n
754,5n
755,0n
t (sec)
(a)
(c)
(b)
Figura 53. (a) Esquema elétrico do Detector de Fase e Freqüência (PFD), (b) Simulação post-layout do PFD, (c)
Detalhe do atraso entre a aparição de up e dn e a geração do sinal de reset (só se mostra dn por claridade).
3.4.2. Layout do circuito Detector de Fase e Freqüência
O circuito foi implementado utilizando uma tecnologia CMOS de 0,35 µm (vide layout na
Figura 54). Na metade direita da figura se observam os dois D-FF (dentro do quadro). O flip-flop
inferior recebe o sinal de clock de referência e o flip-flop superior recebe o sinal da saída do divisor
de freqüência. Posteriormente as saídas dos flip-flops são levadas a uma porta AND (parte
esquerda da figura) encarregada de gerar o reset. Foram adicionados os seguintes inversores ao
49
circuito: um para a entrada do flip-flop inferior para melhorar o sinal do clock de referência; outro
na entrada do flip-flop superior para melhorar o sinal proveniente da saída do divisor de freqüência;
três inversores na saída de cada flip-flop para gerar os sinais necessários para a bomba de carga
como será visto na seguinte seção.
Figura 54. Layout do circuito detector de fase e freqüência (dimensões: 50µm x 25µm).
3.5. BOMBA DE CARGA E FILTRO PASSA BAIXOS
Gardner analisou em seu artigo de 1980 [19] o circuito típico de bomba de carga, identificando
características importantes e proporcionando equações e gráficos para o projeto do mesmo. Depois
de vários anos de sua utilização diversos problemas têm sido estudados e diversas soluções têm
sido apresentadas. Aqui se mostrará uma solução própria para projetar a bomba de carga.
Inicialmente se projeta uma bomba de carga básica (vide Figura 55) usando a teoria
desenvolvida na seção 2.7.2 deste documento. Os valores dos componentes do circuito e da
corrente foram determinados da seguinte forma:
•
O capacitor C2 é a própria capacitância presente na entrada de controle do VCO:
capacitâncias parasitárias presentes nas linhas de metal, mais capacitância de poço e
capacitância dos varactores. Dos dados do layout obtém-se que C2=1,9 pF;
•
tomando ωref = 4,5 MHz, então, a largura de banda do PLL, ω3 dB, será feita igual a ωref /10 =
= 0,45 MHz = 2,8274 Mrad/s. Da equação (9), substituindo ζ por 0,7, obtém-se ωn = 1372,5
Krad/s;
50
•
o valor do capacitor CP é escolhido como 10 vezes maior que o valor de C2 e assim CP=19
pF;
•
Usando a equação (7), KVCO=709 Mrad/s determinado na seção 3.2.2, e N=520, valor médio
entre 512 e 527, obtém-se o valor da corrente necessária na bomba de carga como I=165
µA;
•
finalmente da equação (8) obtém-se R=103 KΩ.
A implementação da bomba de carga na Figura 55 utiliza os valores calculados acima. Neste
circuito os transistores m1, m2, m5, m6 e m7 funcionam como espelho e fontes de corrente. Os
transistores m3 e m4 como chaves das fontes. Após implementação deste circuito encontraram-se
alguns problema, já documentados na literatura [34], [35], [36], tais como:
•
quando as duas chaves (transistores m3 e m4) estão em estado “off” (sinais up e dn em
estado “baixo”), o nó de controle fica em alta impedância e sua tensão aumenta ou diminui
devido a correntes de fuga;
•
quando ambas as chaves estão em estado “on”, devido ao descasamento dos transistores
que funcionam como fontes de corrente, também ocorrerão variações na tensão de
controle;
•
nas transições das chaves de on para off as cargas do canal dos transistores m3 e m4 são
redistribuídas causando variações na tensão de controle;
•
quando as duas chaves estão “off”, a tensão no nó A é puxada para VDD e a tensão no nó
B, para VSS. Quando uma das chaves é ligada, haverá imediatamente a redistribuição de
cargas do nó A para o nó de controle, no caso do transistor m3 acionado, ou do nó de
controle para B, no caso de m4 acionado. Em conseqüência aparecerá sempre um glitch na
tensão de controle.
VDD
up
m2
235/2
A
m3
dn
m4
m1
235/2
165 µA
m7
67/2
m6
67/2
B
m5
67/2
Vc
CP
C2
R
Figura 55. Esquema da bomba de carga básica (as dimensões dos transistores em µm também estão indicadas).
51
Os fenômenos anteriores causam descontinuidades na voltagem de controle que aumentam os
problemas de ruído de fase do oscilador assim como originam tons “espúrios” que modificam o
espectro de saída do VCO.
Os dois últimos problemas foram reduzidos com a implementação mostrada na Figura 56.
Neste circuito foram feitas as seguintes modificações:
•
as chaves foram implementadas com dois transistores em paralelo, um PMOS e outro NMOS.
Com isto a redistribuição das cargas do canal, devido a operação on/off de cada chave, é
reduzida;
•
um amplificador, Figura 57, é usado para replicar a tensão de controle no nó VREF. O
amplificador é implementado como um OTA convencional;
•
em paralelo às chaves que conectam ou desconectam as fontes de corrente ao nó de controle,
transistores m3/m8 e m4/m9, foram colocadas outras chaves que funcionam de modo
complementar, desconectando ou conectando as fontes ao nó VREF, transistores m10/m11 e
m12/m13. Dessa forma, os nós A e B estarão com valores bem próximos à tensão de controle
e os glitches causados pela redistribuição de cargas entre eles e o nó de controle são
minimizados;
•
ainda, para manter estes glitches menores um cuidado adicional foi tomado: os sinais de
controle das chaves que conectam a VREF, sinais up2/nup2 e dn2/ndn2, foram atrasados em
relação aos sinais up/nup e dn/ndn. Para entender como é que isso melhora o desempenho do
circuito considere o caso quando o sinal up passa para alto, resultando na desativação de
m10/m11 e na ativação de m3/m8. Caso a chave m10/m11 desative muito rapidamente, o nó A
será levado para a tensão VDD, o que causará os mesmos transtornos do circuito anterior.
Com o atraso dos sinais up2/nup2 garantimos que a chave m3/m8 ligue antes e a tensão no nó
A não varie muito;
•
Finalmente, para atenuar ainda mais os espúrios que inevitavelmente passam até a tensão de
controle, se agregou um pólo adicional ao filtro do loop. Este pólo é implementado com o
resistor R2 e o capacitor C3 e é utilizado em aplicações exigentes de sintetizadores de
freqüência tais como GSM, PDC, PHS ou IS-54 [37]. Este pólo adicional deve ser mais baixo
que a freqüência de referência, com o fim de atenuar os “espúrios”, e 5 vezes maior que a
largura de banda do loop, com o fim de evitar instabilidades. Normalmente se escolhe o valor
do produto de R2 e C3 como ao menos um décimo do produto de CP e R [38]. Aqui se utilizou
R2=103 KΩ e C3=1,9 pF.
52
VDD
m1
235/2
m10/m11
165 µA
up2
Capacitor de
compensação
nup2
m2
235/2
A m3/m8
nup2 up
up2
nup
ndn2
R2
VC1
VREF
ndn
dn2 dn
CP
C2
m12/m13
m7
m6
B
m5
67/2
67/2
67/2
m4/m9
VC
C3
R
dn2
ndn2
Figura 56. Esquema da bomba de carga melhorada (as dimensões dos transistores em µm também estão indicadas).
VDD
10,0/1,0
10,0/1,0
10,0/1,0
120,0/1,0
Capacitor de
compensação
20,0/0,4
VC1
20,0/0,4
10,0/1,0
VREF
120,0/1,0
30 µA
Figura 57. Esquema do amplificador OTA (as dimensões dos transistores em µm também estão indicadas).
3.5.1. Layout da bomba de carga e do filtro passa baixos
Na Figura 58 se apresenta o layout da bomba de carga otimizada junto com o filtro passa
baixos. Observam-se as fontes de corrente, o amplificador OTA e os resistores e capacitores que
formam o filtro passa baixos. Observam-se também os pads, um para a tensão de controle do
VCO (usado para fins de testes) e outro para a corrente de referência da bomba de carga. Os
capacitores CP e C2 são implementados por meio de duas placas de polisilicio (POLY1 e POLY2)
e o capacitor C3 é feito através das capacitâncias parasitárias do pad da tensão de controle, das
capacitâncias das conexões metálicas e as capacitâncias do poço e dos varactores. Os resistores R
e R2 são implementados através de uma camada de polisilicio de alta resistividade (1.2 kΩ/□).
53
Figura 58. Layout da bomba de carga e o filtro passa baixos (dimensões: 300µm x 280µm).
Na Figura 59 é apresentado com mais detalhe o layout da bomba de carga, parte superior, e do
amplificador, parte inferior. Os transistores tipo P da bomba de carga se encontram na porção
mais alta e os transistores tipo N estão abaixo. Com o fim de aumentar o casamento dos
dispositivos, foram utilizadas técnicas especiais de layout como colocar os transistores na mesma
direção, dividi-los em vários elementos em paralelo e, finalmente, a interdigitação dos
transistores para distribuir os gradientes do processo entre os vários dispositivos. Os transistores
de menor tamanho (parte esquerda da figura) correspondem às chaves das fontes de corrente.
54
Figura 59. Layout das fontes de corrente junto com as chaves e o amplificador (bomba de carga)(dimensões: 90µm x
85µm).
3.6. CIRCUITO DE TESTE DA SAÍDA DO VCO
Para testar a saída do VCO espera-se utilizar analisadores de espectro que tem resistência de
entrada em 50 Ω. Por tal motivo é preciso usar um buffer entre a saída do VCO e os
equipamentos de teste. O circuito seguidor de fonte, mostrado na Figura 60, foi utilizado para
esta função. Nele a tensão da resistência de saída, Vout, segue a tensão na porta do transistor.
55
VDD
M1
Vin
Vout
M2
Vbias
Figura 60. Buffer tipo seguidor de fonte.
A impedância de carga do buffer será a resistência de 50 Ω do equipamento de medida em
paralelo com as capacitâncias do pad. Para suportar essa carga resistiva o seguidor de fonte
necessita de ter o transistor de entrada com uma largura de canal elevada e, conseqüentemente, se
for ligado à saída do VCO, causara a redução na freqüência de oscilação. Em vista disto optou-se
por usar um buffer formado por dois seguidores de fonte, cada um com sua rede de polarização e
sendo o segundo seguidor dez vezes maior que o primeiro. Através de simulações elétricas
determinaram-se tanto as dimensões dos transistores como o ponto de polarização ótimo. O
circuito do buffer completo com suas dimensões é mostrado na Figura 61.
VDD
VBias
R1
Vin
C1
600fF
VIbuff
M1
30/0,35
10kΩ
M2
30/0,35
R2
C2
2,4pF
M3
60/0,35
10kΩ
M4
300/0,35
Vout
M5
600/0,35
Figura 61. Esquema elétrico do buffer para teste (as dimensões dos transistores em µm também estão indicadas).
56
Foi usada uma tensão de polarização Vbias de 2,5 V e uma fonte de corrente IIbuff de 3 mA para
as simulações. Os pontos Vbias e Vbuff foram ligados a pads do circuito para permitir o ajuste dos
seus valores durante a realização das medidas.
Simulou-se o buffer usando o modelo BSIM3V3 do transistor, e obteve-se um ganho Vout/Vin
≈ 0,095. Este ganho foi causado pelo produto das atenuações 0,843 no primeiro capacitor (divisor
capacitivo C1 e a capacitância de porta do transistor M2), 0,351 no primeiro seguidor de fonte,
0,807 no segundo capacitor (divisor capacitivo C2 e a capacitância de porta do transistor M4) e
0,4 no segundo seguidor.
Este buffer foi utilizado numa das saídas do VCO; na outra saída foi colocado apenas o
primeiro estágio do buffer para igualar as cargas capacitivas e manter a simetria elétrica do VCO.
É importante lembrar que neste mesmo lado estará o buffer amplificador encarregado de
aumentar o sinal de saída do VCO até níveis aceitáveis para o prescaler.
O buffer aqui apresentado foi o mesmo utilizado no projeto do VCO implementado pelo
mestre Andrés Farfán. Maiores informações sobre o mesmo podem ser encontradas em [29].
3.7. LAYOUT GERAL DO SINTETIZADOR DE FREQÜÊNCIA
Na Figura 62 o layout do sintetizador de freqüência, sem incluir o VCO, pode ser observado.
57
Figura 62. Layout do sintetizador de freqüência sem incluir o VCO (dimensões: 375µm x 355µm).
Finalmente, na Figura 63 é apresentado o layout do chip sintetizador completo (a última
versão). Os indutores L1 e L2 são idênticos e simétricos em relação ao eixo vertical. Na
distribuição dos pads dos sinais de saída, de controle e de polarização também foi mantida a
simetria. As funções dos pads estão descritas abaixo:
•
VDD: dois pads para entrada da tensão de alimentação;
•
VSS: dois pads de terra;
•
IOSC: corrente de polarização do oscilador;
•
VCTR: a tensão de controle de freqüência do oscilador;
•
VBIAS: tensão de polarização do buffer;
•
IBUF: corrente de referência do buffer;
•
IREF: corrente de referência da bomba de carga;
•
IA, IB, IC e ID: dados digitais para o swallow counter;
•
VFB: sinal de saída do divisor de freqüência;
58
•
VREF: sinal do clock de referência;
•
VN: sinal de saída do oscilador.
Figura 63. Layout do chip sintetizador completo (dimensões:1450µm x 1145µm).
O nó de saída VN, localizado no lado esquerdo, é medido por meio de micro ponta de prova do
tipo ground-signal-ground. Para isto são colocados três pads com distância entre os centros de
200 µm. As linhas de VDD e VSS (Terra) contornam o circuito todo e são implementadas em metal
nos níveis 1 e 2, MET1 e MET2, respectivamente. Com isto cria-se uma capacitância entre elas
que absorve parte do ruído gerado no circuito e melhora a estabilidade da tensão de alimentação.
Os componentes que fazem parte do sintetizador propriamente dito ocupam somente a metade
da área usada no projeto. A maior parte da área do circuito da Figura 63 se deve aos pads
utilizados pelos sinais de polarização. Á área total ocupada é de 1,7 mm2 (1450 µm x 1145 µm).
59
3.7. RESULTADOS DE SIMULAÇÕES GERAIS
Todo o sintetizador foi projetado e seu layout implementado para o processo AMS CMOS de
0,35 µm (C35B4/CSI). Obteve-se, por meio de simulações, um tempo de comutação para
estabilização da voltagem de controle da ordem de 20 µs, muito abaixo do 1 ms da especificação
(Figura 64).
Tempo de
comutación:
20 µs.
Figura 64. Simulação da resposta da voltagem de controle contra o tempo, para medir o tempo de comutação do
sintetizador de freqüência (ELDO 5.6 Modelo MOS BSIM3v3 e parâmetros típicos).
Foi feita uma simulação da mudança do fator de divisão para observar o comportamento do
sintetizador de freqüência (esta simulação demorou 6 dias em ser concluída. O tempo total de
operação do circuito simulado foi de 150 µs). Na parte superior da Figura 65 se mostra a
voltagem de controle do VCO para fatores de divisão iguais a 515, 525, 524 e 520 (os valores
entre chaves representam os dados digitais do swallow counter:{Ia, Ib, Ic, Id}). As três curvas
60
seguintes representam em ordem: a voltagem de saída do VCO, a voltagem de entrada no buffer
VCO-prescaler, depois de passar pelo capacitor de desacoplamento DC e a voltagem de entrada
no prescaler (Figura 66). Observe que se cumpre neste último sinal o requisito de excursão
completa.
{1,1,0,0};515
{1,0,1,1};525
{0,0,1,1};524 {0,0,0,1};520
(a)
(b)
(c)
(d)
Figura 65. Simulação do sintetizador com diversos fatores de divisão: 515, 525, 524 e 520. (a) mostra o sinal de
controle do VCO; (b) saída do oscilador; (c) entrada do buffer VCO-Prescaler; (d) saída do buffer VCO-Prescaler
(ELDO 5.6 Modelo MOS BSIM3v3 e parâmetros típicos).
1 MΩ
500 fF
30µm/15µm
buffer_out
20µm/10µm
Entrada do
prescaler
Saída do VCO
vp
buffer_in
20µm/10µm
Figura 66. Buffer VCO-Prescaler. Mostram-se os sinais simulados e apresentados na Figura 65.
61
A simulação do ruído de fase deu um ruído de -126dBc/Hz a um offset de 3 MHz, para uma
freqüência de oscilação de 2,4 GHz, bastante próxima da especificação desejada de -127 dBc/Hz
(Figura 67).
Ruido de Fase (dBc/Hz)
0
-20
-40
-60
-80
-100
-126 dBc/Hz @ 3M Hz
-120
-140
-160
100
1k
10k
100k
1M
10M
100M
Offset (Hz)
Figura 67. Simulação de ruído de fase do sintetizador de freqüência para 2,4 GHz: -126 dBc/Hz @ 3 MHz. (ELDO
5.6 Modelo MOS BSIM3v3, parâmetros típicos).
O circuito consume uma potencia total de 31,73 mW, distribuídos da seguinte forma:
• VCO: 15,35 mW;
• Buffer VCO-Prescaler: 10,82 mW;
• Divisor de freqüência: 3,44 mW;
• PFD, bomba de carga e filtros: 2,12 mW.
62
3.8. COMPARAÇÃO DESTE TRABALHO COM OUTROS
Na Tabela 3 é feita uma comparação deste trabalho com outros trabalhos recentes de
sintetizadores de freqüência CMOS. Dois pontos importantes realçam o projeto aqui
desenvolvido:
1. A potência consumida do sintetizador e especialmente do divisor é pequena comparada com a
de outros trabalhos. Esta será uma característica para explorar em futuros projetos, focando
principalmente na redução da potência do VCO, do buffer amplificador entre o VCO e
prescaler, assim como da bomba de carga;
2. Apesar de utilizar uma freqüência de referência menor comparada com a de outros trabalhos,
o tempo de comutação se manteve baixo (o tempo de comutação é inversamente proporcional
à freqüência de referência).
Obs.: na tabela estão também apresentados os resultado de um trabalho recente [39] realizado
com oscilador em anel. Ele foi incluído para mostrar que este tipo de oscilador tem ruído de fase
bem superior do que osciladores tipo LC como o usado aqui.
Tabela 3. Resumo das características do Sintetizador projetado (simulação) comparado com outros trabalhos
desenvolvidos em tecnologia CMOS.
Projeto
[39]
[40]
[41]
[42]
[43]
[31]
[44]
Este
trabalho
Arquitetura do
sintetizador
Fractional
Divider
Dual-PLL
Integer-N
FractionalN
Integer-N
FractionalN
Integer-N
Integer-N
Integer-N
Tipo de VCO
Tecnologia (µm)
Freqüência saída
(GHz)
Freqüência
referência (MHz)
Ruído de fase
Anel
0,35
2,4
LC
0,25
5,0
LC
0,5
1,0
LC
0,25
5,0
LC
0,35
1,8
LC
0,4
2,6 /5,2
LC
0,35
2,4
256
10
14
13,3
19,68
LC
0,25
5,17 –
5,33
23,5
11,75 /23,5
4,5
-97 dBc/Hz
@ 1 MHz
-116
dBc/Hz @
1 MHz
-110
dBc/Hz @
1 MHz
-115
dBc/Hz @
1 MHz
-141
dBc/Hz @
1,25 MHz
-120
dBc/Hz @
1 MHz
-110 dBc/Hz
@ 10 MHz
(2,6 GHz)
-126
dBc/Hz @
3 MHz
3,3
2,5
3,3
3,3
2,7
3,3
2,6
3,3
6,25
31
15
30
26,2
6,25
1,0
13,5
100
8,2
3,7
43
17,0
3,4
2,1
31,7
20
Fonte de
Alimentação (V)
VCO+
Potência buffer
(mW)
Divisor
PFD
Total
Tempo de
conmutação (µs)
49,5
36,3
< 150
37,8
< 650
30
3
47
40
63
4. RESULTADOS EXPERIMENTAIS
O projeto do circuito sintetizador de freqüências, objetivo deste trabalho de mestrado, não
estaria completo sem a recopilação das informações obtidas através de testes experimentais
realizados sobre o mesmo. Todo o trabalho metódico realizado para obter um comportamento
final do circuito, utilizando análise teórica e ferramentas para simular o comportamento do
circuito, deve ser inexoravelmente testado no mundo real.
Nos capítulos anteriores foi apresentada a metodologia utilizada para atingir o objetivo
desejado: um Sintetizador de Freqüências para RF usando tecnologia CMOS, operando em 2,4
GHz e com 16 canais de comunicação. Foram expostas a teoria necessária para entender o
funcionamento do sintetizador, várias arquiteturas possíveis e, por fim, a implementação
realizada. No mundo real estão presentes alguns aspectos que não são tidos em conta no projeto
inicial por diversas razões mas que ao final influenciam no sucesso dele. Destes aspectos, aqueles
que forem reconhecidos como importantes, devem ser tidos em conta na realização de futuros
projetos.
Neste capítulo se apresentam a forma como foi realizado o teste do Sintetizador de
Freqüências, os problemas encontrados e os resultados obtidos.
4.1. LAYOUT DOS CIRCUITOS INTEGRADOS (C.I.s) UTILIZADOS PARA TESTES
Durante o projeto do sintetizador de freqüência foram enviadas para a fabricação duas versões
de sintetizador: uma a princípio de abril de 2003 (versão 1, vide Figura 68) e outra ao final de
novembro do 2003 (versão 2, vide Figura 69). As duas versões estão acompanhadas de outros
blocos que fazem parte do estudo de blocos para transceptores de RF desenvolvido no grupo
DMPSV.
64
4.1.1. Versão 1
LNA + Mixer
+ VCO
Amplificador
de Potência
Mixer + VCO
VCO
LNA
Mixer
Sintetizador
de Freqüência
Figura 68. Primeira versão do circuito integrado enviado para fabricação. O sintetizador está localizado na porção
inferior direita do C.I.
4.1.2. Versão 2
Conversor
D/A de 6 bits
Estruturas de
teste de
indutores
Sintetizador
de Freqüência
Figura 69. Segunda versão do circuito integrado enviado para fabricação. O sintetizador está localizado na porção
inferior direita do C.I.
65
4.2. MONTAGEM DO CIRCUITO INTEGRADO PARA TESTE
Para teste do circuito foram fabricadas placas de testes em alumina e se executou a montagem
mostrada na Figura 70 (esta representada a primeira versão do circuito. Na segunda versão não
existe o pad VbiaS de polarização do buffer entre o oscilador e o prescaler (vide Figura 63) já
que este é auto-polarizado. Também para este segundo circuito não se fez uma trilha para Vfb,
saída do divisor, que foi medida diretamente com ponta seca). Na Figura 71 se amostra uma foto
da montagem do C.I., das pontas secas e da ponta cascade GSG (ground-signal-ground).
Analisador de
Espectro
Rv
1 KΩ
VDD
IA
Dados digitais:
VDD ou Terra
IB
Ponta seca
Osciloscópio
IC
Bias Tee
ID
VFB
VN (fosc)
VREF
Pontas GSG
Gerador de pulsos
Microsolda
Pista em ouro na
placa de teste
VbiaS
IBUF
VBIAS
VCTRL IREF
VDD
Figura 70. Montagem para o teste do circuito integrado.
66
Figura 71. Montagem do C.I., das pontas secas e da ponta cascade GSG.
A lista completa dos equipamentos utilizados nos testes pode ser vista na Tabela 4.
Tabela 4. Equipamento utilizado para o teste do circuito integrado.
Equipamento
Marca
Modelo
Analisador de Espectro
HP
8565E
2 Fontes de Tensão DC
HP
3615A
Fonte de Tensão DC
HP
3617A
2 Fonte de Tensão DC
HP
3620A
Gerador de Pulsos
HP
8133A
Osciloscópio
HP
54645A
Bias Tee
HP
33150A
As conexões aos pads de entrada e saída do C.I. foram realizadas por três mecanismos
diferentes de acordo com as necessidades: o pad VN, sinal de saída do oscilador, foi conectado
através de uma micro ponta de prova do tipo GSG que permite medidas até 40 GHz. Esta mesma
ponta fornece o sinal de terra aos dois pads de VSS; um dos pads de VDD, e os pads de Iosc, IA e IB
foram conectados através de micro agulhas apropriadas para fornecer tensões DC (pontas secas);
os outros pads, com os sinais de VDD, IC, ID, VFB, VREF, IBUF, VBIAS, VCTR e IREF, foram
conectados a trilhas da placa de testes por meio de micro soldas (vide Figura 70).
As fontes de tensão, geradores e equipamentos de medidas foram ligados aos seguintes sinais:
as fontes de tensão foram usadas para alimentação de 3,3 V do circuito (VDD), para a polarização
do buffer de saída, VBIAS, para fornecer a corrente de polarização do buffer de saída (IBUF), para a
67
polarização do buffer amplificador entre o VCO e o prescaler (VbiaS), para a tensão de controle
do VCO (VCTRL) e para fornecer a corrente de referência da bomba de carga (IREF); um gerador de
pulsos é ligado à entrada do sinal de referência do detector de fase e freqüência (VREF) e este
mesmo sinal vai para uma das entradas do osciloscópio; o osciloscópio é utilizado para analisar a
saída do divisor (VFB); o analisador de espectro recebe o sinal gerado pelo VCO. Este sinal, antes
de ser aplicado ao analisador passa por um buffer e depois por um bias tee que elimina a
componente DC.
As entradas digitais do sintetizador, IA, IB, IC e ID, podem ser ligadas tanto a VDD como a Terra.
A corrente de polarização do oscilador (IOSC) é obtida conectando um resistor variável entre o pad
e terra.
Os valores das tensões e correntes definidos para o teste como pontos de partida são mostrados
na Tabela 5.
Tabela 5. Valores iniciais de correntes e tensões para o teste do circuito integrado.
Sinal
Valor
VDD
3.3 V
VBIAS
2V
VbiaS
1,5 V
VCTRL
2V
IREF
10 µA
IOSC
1,7 mA
VREF
3.3 V @ 4,5 MHz
IA, IB, IC, ID
0 V (terra)
Inicialmente foi projetada uma única placa para o teste de todos os blocos do C.I., como
mostra a Figura 72. Em conseqüência disso várias das trilhas utilizadas por sinais do sintetizador
apresentavam comprimentos excessivamente grandes, o que favorecia ao aparecimento de ruídos.
Após vários testes com esta placa e resultados pouco satisfatórios, optou-se pelo projeto de placas
exclusivas para o sintetizador. Nestas novas placas, Figura 73 (a), primeira versão do C.I., e (b),
segunda versão do C.I., foram minimizados os comprimentos das trilhas. Foram também
colocados capacitores entre alguns sinais e Terra com o intuito de diminuir problemas de ruído
(vide a letra C nas figuras).
68
Ibuf
C Vbia
T C VbiaS
E
R Vctr
R
A Iref
C
VDD
C
Vref
C Vfb
Ic
C Id
Figura 72. Primeira versão da placa de teste para a primeira versão do C.I.
TERRA
TERRA
VbiaS
Vbia
Vctr
Vctr
VDD
Ic
C
C
Ic
Vref
Iref
C
Ibuf
Vref
C
Ibuf
Vbia
C
Id
Id
C
C
C
(a)
C
Iref
VDD
C
C
(b)
Figura 73. Segunda versão das placas de teste. a) placa para a primeira versão do C.I.; b) placa para a segunda
versão do C.I.
As fotos mostradas na Figura 74 apresentam: a) a segunda versão da placa de teste para o
segundo C.I.; b) detalhe de todo o chip junto com as micro-soldas e as trilhas; c) detalhe do
sintetizador de freqüência colocado na placa (segundo C.I.).
69
(b)
(a)
c)
Figura 74. a) Fotografia da placa de teste e do C.I. (segunda versão); b) detalhe do C.I., micro-soldas e trilhas de
ouro; c) microfotografia do Circuito Sintetizador de Freqüências.
4.3. RESULTADOS OBTIDOS NOS TESTES
4.3.1. Resposta do VCO
Inicialmente é importante saber se o VCO está trabalhando e por esta razão ele tem sido
sempre o primeiro boloco a ser testado. Foram feitos diversos testes com diferentes chips (mesma
corrida), procurando obter um sinal de saída do VCO satisfatório, porém a resposta obtida não foi
boa em diversos aspectos tais como potência e ruído de fase (ver Figura 75).
70
Figura 75. Saída do VCO no analisador de espectro (IOSC=2,7mA, SPAN=400 MHz, RBW=1,0 MHz). Resultados
obtidos com a primeira versão do C.I. e com a segunda placa.
Na Figura 75 vê-se o sinal de saída do oscilador no analisador de espectro. A potência
fornecida é de -24 dBm (após o buffer de saída) para as seguintes condições: corrente de
polarização do oscilador (IOSC) de 2,7 mA, VBUF=2,16 V, IBUF=3 mA e VCRTL=2,86 V. Tal
potência equivale a uma amplitude de 0,6 VPP na saída do oscilador.
Na Figura 76 se mostra um span menor para tentar caracterizar o ruído de fase do VCO; aqui
se utilizou uma corrente de polarização do oscilador de 2 mA (para estar de acordo com o valor
usado nas simulações).
Figura 76. Saída do VCO no analisador de espectro (IOSC=2 mA, SPAN=25 MHz, RBW=300 KHz). Resultados
obtidos com a primeira versão do C.I. e com a segunda placa.
71
Não foi possível obter uma forma de onda adequada para medir o ruído de fase do sintetizador
a um offset de 3 MHz para comparação com a especificação inicial.
É importante notar que a medição deste sinal não foi fácil. Vários problemas foram detectados,
desde mau contacto entre as pontas secas e os pads até dificuldades com o buffer de saída do
oscilador que é muito sensível a polarização.
4.3.2. Resposta geral do sintetizador de freqüência
4.3.2.1. Primeira versão do C.I.
Entre a saída do VCO e a entrada do prescaler há, como já dito, um buffer que amplifica a
baixa excursão do sinal de saída do oscilador (~ 1 VPP nas simulações, 0,6 VPP nas medidas) para
uma excursão próxima de 3.3 V (esta amplificação é um grande obstáculo do circuito devido à
alta freqüência de operação). Na primeira versão optou-se por 4 estágios de inversores, com um
capacitor de desacoplamento DC e um resistor de polarização na entrada do buffer. O valor da
polarização deste resistor deve ser escolhido com precisão para que o buffer trabalhe na zona de
maior ganho e simetricamente. Para um buffer composto por inversores com curvas
características iguais a da Figura 77, isto implica em uma tensão de polarização igual a VPOL.
VSAÍDA
3,3 V
0
VPOL
VENTRADA
3,3 V
Figura 77. Curva caracterítica típica de um inversor CMOS.
Na Figura 78 se observa a saída do circuito divisor. O valor da freqüência da saída do
prescaler não é o esperado, o que aponta para possíveis problemas no circuito. Dado os
resultados do oscilador, o que se supõe é que o sinal que chega ao prescaler não tem a amplitude
necessária para que ele funcione corretamente. Também o buffer entre o VCO e o prescaler se
mostrou crítico: o sinal na saída do divisor aparece apenas quando a polarização neste buffer
72
(VbiaS) está próxima de 1,5 V (±10 mV). Dependência semelhante já havia sido observada
durante as simulações, o que fez com que um novo buffer fosse desenvolvido (segunda versão).
Figura 78. Saída do divisor obtida no pad VFB.
Devido ao funcionamento incorreto do divisor, pela razão explicada antes, não foi possível
testar se a freqüência de saída variava ou não com a entrada digital do sintetizador.
4.3.3.2. Segunda versão do C.I.
Os testes nesta segunda implementação mostraram que o circuito sintetizador apresentou o
funcionamento esperado. Isso pode ser comprovado pela Figura 79 e pela Figura 80. Na Figura
79 podemos ver que o sintetizador realmente consegue entrar em estado locked, o que resulta
numa freqüência de saída do divisor igual a do sinal de referência (dois valores distintos para o
sinal de referência são mostrados). Na Figura 80, por sua vez, podemos ver que o oscilador
apresenta seu sinal de saída com freqüências controladas pela entrada digital. Neste caso utilizouse um sinal de referência com freqüência de 4 MHz e se testou os dois extramos da banda de
sintonização, um extremo quando N=512 e fosc=2048 MHz e o outro quando N=527 e
fosc=2108 MHz.
Observe que o valor de freqüência entregue pelo analisador de espectro é aproximado pois o
span (a faixa de medidas) utilizado para os resultados da Figura 80 foi de 1 GHz. Para uma maior
precisão é necessário um span menor, como o utilizado na Figura 81. Neste caso o span foi de 10
MHz, e o valor medido da freqüência de oscilação para N=512 foi de 2304,07 MHz (contra
2304,0 MHz esperado).
73
(b)
(a)
Figura 79. Saída do divisor de freqüência (acima) e entrada do sinal de referência (abaixo) para 4 MHz (a) e 4.5
MHz (b).
(a)
(b)
Figura 80. Saída do VCO para: fref=4 MHz. a) N=512; b) N=527. Span= 1 GHz.
Para observar o nível de potência dos espúrios na saída utilizou-se um span de 10 MHz (vide
Figura 81). Obteve-se o valor aproximado de Sespúrio{4,5 MHz}≈-20dBc, valor bastante pior do
que os -61 dBc desejados (especificação). Os espúrios em 4,5 MHz são conseqüência do
acoplamento entre os sinais de referência e de saída do divisor e o sinal de controle do VCO que
possivelmente ocorre pelo substrato e por acoplamentos capacitivos entre linhas de sinal.
Também contribuem nisto os glitches causados pela comutação da bomba de carga. Estes fatores
associados à baixa potência de saída do VCO originam o alto nível de potência dos espúrios
observado.
74
Figura 81. Saída do VCO para: fref=4,5 MHz. N=512. Span=10 MHz. Sespúrio{4,5 MHz} ≈ -20 dBc > -61 dBc (da
especificação).
4.3.3. Consumo de potência do Sintetizador de Freqüência
Com uma corrente de polarização do VCO de 2 mA a corrente total consumida foi de 9,8 mA,
com uma voltagem de alimentação de 3,3 V. Logo, a potência consumida é de 32,34 mW,
bastante próxima do valor fornecido pelas simulações (31,73 mW).
4.4.4. Curva Freqüência de Oscilação do VCO versus Voltagem de Controle
Foi medida a variação da freqüência de saída do VCO com a voltagem de controle. Os
resultados estão representados na Figura 82 onde se comparam com os resultados previstos na
simulação (vide também Figura 35). Novamente os resultados da simulação são bastante
similares aos experimentais.
2,45E+09
Freqüência de oscilação (Hz)
2,40E+09
2,35E+09
2,30E+09
fosc(experimental)
2,25E+09
fosc(simulado)
2,20E+09
2,15E+09
2,10E+09
2,05E+09
0
0,5
1
1,5
2
2,5
3
3,5
Voltagem de controle (V)
Figura 82. Comparação dos resultados experimentais e simulados da Freqüência de Oscilação versus Voltagem de
Controle do VCO.
75
5. CONCLUSÕES E RECOMENDAÇÕES
Os principais aspectos deste trabalho são sumarizados abaixo:
•
Foi projetado um sintetizador de freqüência utilizando a arquitetura tipo integer-N em
tecnologia CMOS de 0,35 µm, completamente integrado, para trabalhar na faixa ISM de 2,4
GHz, usando um oscilador também completamente integrado tipo LC;
•
Elaborou-se um estudo teórico de cada bloco do sintetizador procurando obter o melhor
desempenho em termos de velocidade e consumo de potência;
•
Deu-se uma aplicação prática a um trabalho desenvolvido no laboratório DPMSV para
aplicações de alta velocidade, o dual-modulus prescaler, [23], [24], o qual foi usado dentro
do divisor do sintetizador de freqüência;
•
Os resultados obtidos em simulações permitem ver que é possível obter um circuito que
alcance os valores desejados em consumo de potência, velocidade e níveis de ruído.
•
O resultado experimental do primeiro chip implementado não foi bom devido à baixa
excursão da amplitude do sinal de saída do oscilador local (VCO). Esta baixa excursão
dificultou sobremaneira a amplificação do sinal na freqüência de 2,4 GHz, para gerar o clock
do prescaler. No segundo chip a amplificação do sinal foi melhorada permitindo o
funcionamento correto do sintetizador.
•
Os resultados referentes a níveis de ruído ficaram aquém ao desejado. Isto foi causado por
problemas de acoplamento de sinais e baixa amplitude de oscilação do oscilador. Os
76
resultados referentes à velocidade e consumo de potência ficaram dentro do previsto pelas
simulações;
•
Observou-se que o circuito sendo testado é bastante sensível a fatores externos como:
vibrações mecânicas, mau contato ou estado das pontas para teste, ligações dos fios entre os
pads e os aparelhos externos e interferências eletromagnéticas externas. Tais fatores afetam a
pureza dos sinais e valores medidos.
Depois de testar o circuito integrado e fazer as analises dos resultados se recopilou uma série
de recomendações para melhorar o funcionamento do sintetizador ou para ser utilizadas em
outros projetos:
•
A amplitude de saída do oscilador local VCO deve ter a maior excursão possível (próxima da
completa) com o fim de simplificar o projeto do buffer entre o VCO e o prescaler e reduzir o
consumo de potência. Além disso, isto melhoraria a relação entre a potência de saída do VCO
e a potência dos espúrios em fref. Em um recente trabalho [40] foi usada para este fim a
topologia complementar apresentada na Figura 83;
VDD
M4
M3
L1
Vtune
b1
b2
b3
M2
M1
GND
Figura 83. Oscilador LC com topologia complementar.
•
Uma alternativa para aliviar as exigências do sinal na entrada do prescaler é dividir a saída do
VCO por dois de tal forma que se tenha menores problemas com a amplificação e com o
prescaler [40], [42], [45]. Isto também permitiria utilizar a técnica “Extended TSPC
77
Structures with Double Input/Output Data Throughput” explicada em [25] que possibilita
maiores velocidades de operação;
•
É recomendável separar os sinais de alimentação (VDD e VSS) dos blocos analógicos e do
blocos digitais (vide por exemplo [40]), com o intuito de evitar que perturbações originadas
no circuito digital afetem o desempenho do circuito analógico [46]. Com isto se espera
reduzir significativamente o nível de espúrios;
•
É conveniente testar e caracterizar cada bloco em separado com o objetivo de conhecer
antecipadamente possíveis problemas que afetarão o desempenho de todo o sintetizador,
como por exemplo, qual é o nível mínimo da excursão do sinal de entrada do prescaler para
que ele continue operando, qual é a faixa de freqüências de operação para o detector de
freqüência e fase, etc.;
•
Finalmente, realizar uma melhor montagem para testes do circuito integrado, procurando não
ter causas externas que alterem os valores projetados do circuito e dificultem obter os
resultados esperados. Por exemplo, fios muito compridos ou conexões de terra das diversas
fontes muito separadas do contacto de terra do circuito integrado.
78
APÊNDICE A: PARÂMETROS TÍPICOS DE SIMULAÇÃO (CMOS ELDO BSIM3V3
LEVEL=53)
.MODEL MODN NMOS LEVEL=53 MODTYPE=ELDO
* ---------------------------------------------------------------------************************* SIMULATION PARAMETERS ************************
* ---------------------------------------------------------------------* format : ELDO, AccusimII, Continuum
* model : MOS BSIM3v3
* process : C35
* revision : 2;
* extracted : B10866 ; 2002-12; ese(487)
* doc# : ENG-182 REV_2
* ---------------------------------------------------------------------*
TYPICAL MEAN CONDITION
* ---------------------------------------------------------------------*
+THMLEV =0
*
*** Flags ***
+MOBMOD =1.000e+00 CAPMOD =2.000e+00 NQSMOD =0.000e+00
+NOIMOD =3.000e+00 DERIV =1
*
*** Threshold voltage related model parameters ***
+K1 =5.0296e-01
+K2 =3.3985e-02 K3 =-1.136e+00 K3B =-4.399e-01
+NPEAK =2.611e+17 VTH0 =4.979e-01
+VOFF =-8.925e-02 DVT0 =5.000e+01 DVT1 =1.039e+00
+DVT2 =-8.375e-03 KETA =2.032e-02
+PSCBE1 =3.518e+08 PSCBE2 =7.491e-05
+DVT0W =1.089e-01 DVT1W =6.671e+04 DVT2W =-1.352e-02
*
*** Mobility related model parameters ***
+UA =4.705e-12 UB =2.137e-18 UC =1.000e-20
+U0 =4.758e+02
*
*** Subthreshold related parameters ***
+DSUB =5.000e-01 ETA0 =1.415e-02 ETAB =-1.221e-01
+NFACTOR=4.136e-01
*
*** Saturation related parameters ***
+EM =4.100e+07 PCLM =6.948e-01
+PDIBLC1=3.571e-01 PDIBLC2=2.065e-03 DROUT =5.000e-01
+A0 =2.541e+00 A1 =0.000e+00 A2 =1.000e+00
+PVAG =0.000e+00 VSAT =1.338e+05 AGS =2.408e-01
+B0 =4.301e-09 B1 =0.000e+00 DELTA =1.442e-02
+PDIBLCB=3.222e-01
*
*** Geometry modulation related parameters ***
+W0 =2.673e-07 DLC =3.0000e-08
+DWC =9.403e-08 DWB =0.000e+00 DWG =0.000e+00
+LL =0.000e+00 LW =0.000e+00 LWL =0.000e+00
+LLN =1.000e+00 LWN =1.000e+00 WL =0.000e+00
+WW =-1.297e-14 WWL =-9.411e-21 WLN =1.000e+00
+WWN =1.000e+00
79
*
*** Temperature effect parameters ***
+AT =3.300e+04 UTE =-1.800e+00
+KT1 =-3.302e-01 KT2 =2.200e-02 KT1L =0.000e+00
+UA1 =0.000e+00 UB1 =0.000e+00 UC1 =0.000e+00
+PRT =0.000e+00
*
*** Overlap capacitance related and dynamic model parameters ***
+CGDO =1.300e-10 CGSO =1.200e-10 CGBO =1.100e-10
+CGDL =1.310e-10 CGSL =1.310e-10 CKAPPA =6.000e-01
+CF =0.000e+00 ELM =5.000e+00
+XPART =1.000e+00 CLC =1.000e-15 CLE =6.000e-01
*
*** Parasitic resistance and capacitance related model parameters ***
+RDSW =3.449e+02
+CDSC =0.000e+00 CDSCB =1.500e-03 CDSCD =1.000e-03
+PRWB =-2.416e-01 PRWG =0.000e+00 CIT =4.441e-04
*
*** Process and parameters extraction related model parameters ***
+TOX =7.575e-09 NGATE =0.000e+00
+NLX =1.888e-07
+XL =0.000e+00 XW =0.000e+00
*
*** Substrate current related model parameters ***
+ALPHA0 =0.000e+00 BETA0 =3.000e+01
*
*** Noise effect related model parameters ***
+AF =1.3600e+00 KF =5.1e-27 EF =1.000e+00
+NOIA =1.73e+19 NOIB =7.000e+04 NOIC =-5.64e-13
*
*** Common extrinsic model parameters ***
+ALEV =2
RLEV =2
+RD =0.000e+00 RS =0.000e+00 RSH =7.000e+01
+RDC =0.000e+00 RSC =0.000e+00 LD =-5.005e-08
+WD =9.403e-08
+LDIF =0.000e+00 HDIF =8.000e-07 WMLT =1.000e+00
+LMLT =1.000e+00 DEL =0.000e+00 XJ =3.000e-07
+DIOLEV =4
JS =1.000e-05 JSW =0.000e+00
+IS =0.000e+00 N =1.000e+00
+DCAPLEV=2
CBD =0.000e+00 CBS =0.000e+00
+CJ =9.400e-04 CJSW =2.500e-10 FC =0.000e+00
+MJ =3.400e-01 MJSW =2.300e-01 TT =0.000e+00
+PB =6.900e-01 PBSW =6.900e-01
* ---------------------------------------------------------------------.SUBCKT ND A C PARAM: AREA=1e-12 PERI=4e-6
* ---------------------------------------------------------------------************************* SIMULATION PARAMETERS ************************
* ---------------------------------------------------------------------* format : ELDO, AccusimII, Continuum
* model : DIODE
* process : C35
* revision : 2;
* extracted : B10866 ; 2002-12; ese(487)
* doc# : ENG-182 REV_2
* ---------------------------------------------------------------------*
TYPICAL MEAN CONDITION
* ---------------------------------------------------------------------* TERMINALS: A=anode=P-region C=cathode=N-region
* VARIABLES: M (mulitiplier), AREA [m^2], PERI [m].
* NOTE: The role of a protection DIODE is to conduct ESD current to VDD
* (or from VSS). This forward bias is NOT modelled, only leakage current
* and capacitance during normal operation. Any inductive load etc that
* will give forward bias, must be limited by other components to within
* Operating Conditions, otherwise parasitic bipolar action can occur.
*
D1 A C NDINSUB AREA=AREA PERI=PERI
.ENDS ND
* ---------------------------------------------------------------------.MODEL MODP PMOS LEVEL=53 MODTYPE=ELDO
* ---------------------------------------------------------------------************************* SIMULATION PARAMETERS ************************
80
* ---------------------------------------------------------------------* format : ELDO, AccusimII, Continuum
* model : MOS BSIM3v3
* process : C35
* revision : 2;
* extracted : C64685 ; 2002-12; ese(487)
* doc# : ENG-182 REV_2
* ---------------------------------------------------------------------*
TYPICAL MEAN CONDITION
* ---------------------------------------------------------------------*
+THMLEV =0
*
*** Flags ***
+MOBMOD =1.000e+00 CAPMOD =2.000e+00 NQSMOD =0.000e+00
+NOIMOD =3.000e+00 DERIV =1
*
*** Threshold voltage related model parameters ***
+K1 =5.9959e-01
+K2 =-6.038e-02 K3 =1.103e+01 K3B =-7.580e-01
+NPEAK =9.240e+16 VTH0 =-6.915e-01
+VOFF =-1.170e-01 DVT0 =1.650e+00 DVT1 =3.868e-01
+DVT2 =1.659e-02 KETA =-1.440e-02
+PSCBE1 =5.000e+09 PSCBE2 =1.000e-04
+DVT0W =1.879e-01 DVT1W =7.335e+04 DVT2W =-6.312e-03
*
*** Mobility related model parameters ***
+UA =5.394e-10 UB =1.053e-18 UC =1.000e-20
+U0 =1.482e+02
*
*** Subthreshold related parameters ***
+DSUB =5.000e-01 ETA0 =2.480e-01 ETAB =-3.917e-03
+NFACTOR=1.214e+00
*
*** Saturation related parameters ***
+EM =4.100e+07 PCLM =3.184e+00
+PDIBLC1=1.000e-04 PDIBLC2=1.000e-20 DROUT =5.000e-01
+A0 =5.850e-01 A1 =0.000e+00 A2 =1.000e+00
+PVAG =0.000e+00 VSAT =1.158e+05 AGS =2.468e-01
+B0 =8.832e-08 B1 =0.000e+00 DELTA =1.000e-02
+PDIBLCB=1.000e+00
*
*** Geometry modulation related parameters ***
+W0 =1.000e-10 DLC =2.4500e-08
+DWC =3.449e-08 DWB =0.000e+00 DWG =0.000e+00
+LL =0.000e+00 LW =0.000e+00 LWL =0.000e+00
+LLN =1.000e+00 LWN =1.000e+00 WL =0.000e+00
+WW =1.894e-16 WWL =-1.981e-21 WLN =1.000e+00
+WWN =1.040e+00
*
*** Temperature effect parameters ***
+AT =3.300e+04 UTE =-1.300e+00
+KT1 =-5.403e-01 KT2 =2.200e-02 KT1L =0.000e+00
+UA1 =0.000e+00 UB1 =0.000e+00 UC1 =0.000e+00
+PRT =0.000e+00
*
*** Overlap capacitance related and dynamic model parameters ***
+CGDO =8.600e-11 CGSO =8.600e-11 CGBO =1.100e-10
+CGDL =1.080e-10 CGSL =1.080e-10 CKAPPA =6.000e-01
+CF =0.000e+00 ELM =5.000e+00
+XPART =1.000e+00 CLC =1.000e-15 CLE =6.000e-01
*
*** Parasitic resistance and capacitance related model parameters ***
+RDSW =1.033e+03
+CDSC =2.589e-03 CDSCB =2.943e-04 CDSCD =4.370e-04
+PRWB =-9.731e-02 PRWG =1.477e-01 CIT =0.000e+00
*
*** Process and parameters extraction related model parameters ***
+TOX =7.754e-09 NGATE =0.000e+00
+NLX =1.770e-07
+XL =0.000e+00 XW =0.000e+00
*
*** Substrate current related model parameters ***
+ALPHA0 =0.000e+00 BETA0 =3.000e+01
*
*** Noise effect related model parameters ***
81
+AF =1.48e+00 KF =8.5e-27 EF =1.000e+00
+NOIA =1.52e+18 NOIB =7.75e+03 NOIC =5.0e-13
*
*** Common extrinsic model parameters ***
+ALEV =2
RLEV =2
+RD =0.000e+00 RS =0.000e+00 RSH =1.290e+02
+RDC =0.000e+00 RSC =0.000e+00 LD =-7.130e-08
+WD =3.449e-08
+LDIF =0.000e+00 HDIF =8.000e-07 WMLT =1.000e+00
+LMLT =1.000e+00 DEL =0.000e+00 XJ =3.000e-07
+DIOLEV =4
JS =9.000e-05 JSW =0.000e+00
+IS =0.000e+00 N =1.000e+00
+DCAPLEV=2
CBD =0.000e+00 CBS =0.000e+00
+CJ =1.360e-03 CJSW =3.200e-10 FC =0.000e+00
+MJ =5.600e-01 MJSW =4.300e-01 TT =0.000e+00
+PB =1.020e+00 PBSW =1.020e+00
* ---------------------------------------------------------------------* Owner: Austria Mikro Systeme
* HIT-Kit: Digital
************************* SIMULATION PARAMETERS ************************
* ---------------------------------------------------------------------* format : ELDO
* model : MODNRF
* process : CS ADFI
* revision : 2.0;
* extracted : CSD C64330.04e3; 2002-09; kmo(5966)
* doc# : ENG-188 REV_1
* ---------------------------------------------------------------------*
TYPICAL MEAN CONDITION
* ---------------------------------------------------------------------*
* RF CMOS TRANSISTOR MODEL
*
*----------------------------------------------------------------------.SUBCKT MODNRF D G S B PARAM: W=1.0E-6 L=1.0E-6 NRD=0.0 NRS=0.0 AD=0.0 AS=0.0 PD=0.0 PS=0.0 NG=1
* --------- GATE NETWORK -----------------------------.PARAM WSTRIPE={W/NG}
LG G 20 1.000e-15
RG 20 21 {(6.895e-04/WSTRIPE+4.758e+01 )/NG+(3.726e+05*WSTRIPE+2.740e+00)}
*
* --------- DRAIN NETWORK ----------------------------LDRAIN D 13 1.000e-15
RDRAIN 13 11 {3.320e-04/(WSTRIPE*NG)+1.669e-01}
*
* --------- SOURCE NETWORK ----------------------------LSOURCE S 33 1.000e-15
RSOURCE 33 31 {3.320e-04/(WSTRIPE*NG)+1.669e-01}
*
* --------- SUBSTRATE NETWORK ------------------------* DIODES ARE FOR N-TYPE/P-TYPE MOS TRANSISTORS
*
DJDB 12 11 BULKDIODEN AREA={AD} PERI={PD}
DJSB 32 31 BULKDIODEN AREA={AS} PERI={PS}
*
RSUB1 12 B {((0.000e+00/WSTRIPE+0.000e+00)/NG+(9.524e+06*WSTRIPE+(4.156e+01)))}
RSUB2 32 B {((0.000e+00/WSTRIPE+0.000e+00)/NG+(9.524e+06*WSTRIPE+(4.156e+01)))}
*
* --------- IDEAL MOS TRANSISTOR ---------------------M1 11 21 31 B MODNRFINSUB L=L W={WSTRIPE*NG} AD=0.0 AS=0.0 PD=0.0 PS=0.0 NRD=0 NRS=0
* Intrinsic MOS transistor
.ENDS MODNRF
*------------ Intrinsic transistor model for MODNRF ------------------------.MODEL MODNRFINSUB NMOS LEVEL=53 MODTYPE=ELDO
* ---------------------------------------------------------------------************************* SIMULATION PARAMETERS ************************
82
* ---------------------------------------------------------------------* format : ELDO, AccusimII, Continuum
* model : MOS BSIM3v3
* process : CS ADFI
* revision : 2.0;
* extracted : CSD C64330.04e3; 2002-09; kmo(5966)
* doc# : ENG-188 REV_1
* ---------------------------------------------------------------------*
TYPICAL MEAN CONDITION
* ---------------------------------------------------------------------*
+THMLEV =0
*
*** Flags ***
+MOBMOD =1.000e+00 CAPMOD =2.000e+00 NQSMOD =0.000e+00
+NOIMOD =3.000e+00 DERIV =1
*
*** Threshold voltage related model parameters ***
+K1 =6.0444e-01
+K2 =2.9447e-03 K3 =-1.715e+00 K3B =6.325e-01
+NPEAK =2.310e+17 VTH0 =4.655e-01
+VOFF =-5.719e-02 DVT0 =2.227e+01 DVT1 =1.051e+00
+DVT2 =3.393e-03 KETA =-6.207e-04
+PSCBE1 =2.756e+08 PSCBE2 =9.645e-06
+DVT0W =0.000e+00 DVT1W =0.000e+00 DVT2W =0.000e+00
*
*** Mobility related model parameters ***
+UA =1.000e-12 UB =4.851e-18 UC =5.756e-11
+U0 =6.268e+02
*
*** Subthreshold related parameters ***
+DSUB =5.000e-01 ETA0 =3.085e-02 ETAB =-3.947e-02
+NFACTOR=1.119e-01
*
*** Saturation related parameters ***
+EM =4.100e+07 PCLM =1.527e+00
+PDIBLC1=1.076e-01 PDIBLC2=1.453e-03 DROUT =5.000e-01
+A0 =2.208e+00 A1 =0.000e+00 A2 =1.000e+00
+PVAG =0.000e+00 VSAT =7.580e+04 AGS =2.490e-01
+B0 =-1.765e-08 B1 =0.000e+00 DELTA =1.000e-02
+PDIBLCB=2.583e-01
*
*** Geometry modulation related parameters ***
+W0 =1.184e-07 DLC =6.605e-08
+DWC =2.676e-08 DWB =0.000e+00 DWG =0.000e+00
+LL =0.000e+00 LW =0.000e+00 LWL =0.000e+00
+LLN =1.000e+00 LWN =1.000e+00 WL =0.000e+00
+WW =0.000e+00 WWL =0.000e+00 WLN =1.000e+00
+WWN =1.000e+00
*
*** Temperature effect parameters ***
+AT =3.300e+04 UTE =-1.800e+00
+KT1 =-3.302e-01 KT2 =2.200e-02 KT1L =0.000e+00
+UA1 =0.000e+00 UB1 =0.000e+00 UC1 =0.000e+00
+PRT =0.000e+00
*
*** Overlap capacitance related and dynamic model parameters ***
+CGDO =1.873e-10 CGSO =1.873e-10 CGBO =1.100e-10
+CGDL =1.068e-10 CGSL =1.068e-10 CKAPPA =6.000e-01
+CF =0.000e+00 ELM =5.000e+00
+XPART =1.000e+00 CLC =1.000e-15 CLE =6.000e-01
*
*** Parasitic resistance and capacitance related model parameters ***
+RDSW =0.000e+00
+CDSC =0.000e+00 CDSCB =0.000e+00 CDSCD =8.448e-05
+PRWB =0.000e+00 PRWG =0.000e+00 CIT =1.000e-03
*
*** Process and parameters extraction related model parameters ***
+TOX =7.700e-09 NGATE =0.000e+00
+NLX =1.918e-07
+XL =0.000e-08 XW =0.000e+00
*
*** Substrate current related model parameters ***
+ALPHA0 =0.000e+00 BETA0 =3.000e+01
*
*** Noise effect related model parameters ***
83
+AF =1.3600e+00 KF =5.1e-27 EF =1.000e+00
+NOIA =1.73e+19 NOIB =7.000e+04 NOIC =-5.64e-13
*
*** Common extrinsic model parameters ***
+ALEV =2
RLEV =2
+RD =0.000e+00 RS =0.000e+00 RSH =8.200e+01
+RDC =0.000e+00 RSC =0.000e+00 LD =8.285e-09
+WD =2.676e-08
+LDIF =0.000e+00 HDIF =6.000e-07 WMLT =1.000e+00
+LMLT =1.000e+00 DEL =0.000e+00 XJ =3.000e-07
+DIOLEV =4
JS =2.000e-05 JSW =0.000e+00
+IS =0.000e+00 N =1.000e+00
+DCAPLEV=2
CBD =0.000e+00 CBS =0.000e+00
+CJ =0.000e+00 CJSW =0.000e+00 FC =0.000e+00
+MJ =3.100e-01 MJSW =1.900e-01 TT =0.000e+00
+PB =6.900e-01 PBSW =6.900e-01
* ---------------------------------------------------------------------* Bulk Diode Model
.MODEL BULKDIODEN D LEVEL=1
+ IS=2.0e-05 ISW=1.000E-12
N=1.0000000
+ CJO=1.580e-03
M=3.100e-01
+ CJSW=0.000e+00
MJSW=2.011E-01
+ FC=0.000e+00 TT=0.000e+00 VJ=6.900e-01
+ KF=0.000e+00 EG=1.11e+00 XTI=3.000e+00 AF=1.000e+00
* ---------------------------------------------------------------------* ---------------------------------------------------------------------* Owner: Austria Mikro Systeme
* HIT-Kit: Digital
************************* SIMULATION PARAMETERS ************************
* ---------------------------------------------------------------------* format : ELDO
* model : MODPRF
* process : C/B/S 35
* revision : 1.0;
* extracted : C35B3 B11634.L1 04PA3; 2002-09; kmo(5966)
* doc# : ENG-188 REV_3
* ---------------------------------------------------------------------*
TYPICAL MEAN CONDITION
* ---------------------------------------------------------------------*
* RF CMOS TRANSISTOR MODEL
*
*----------------------------------------------------------------------.SUBCKT MODPRF D G S B PARAM: W=1.0E-6 L=1.0E-6 NRD=0.0 NRS=0.0 AD=0.0 AS=0.0 PD=0.0 PS=0.0 NG=1
* --------- GATE NETWORK -----------------------------.PARAM WSTRIPE={W/NG}
LG G 20 1.000e-15
RG 20 21 {(-5.800e-04/WSTRIPE+2.884e+02 )/NG+(-5.394e+05*WSTRIPE+1.596e+00)}
*
* --------- DRAIN NETWORK ----------------------------LDRAIN D 13 1.000e-15
RDRAIN 13 11 {8.051e-04/(WSTRIPE*NG)+1.731e+00}
*
* --------- SOURCE NETWORK ----------------------------LSOURCE S 33 1.000e-15
RSOURCE 33 31 {8.051e-04/(WSTRIPE*NG)+1.731e+00}
*
* --------- SUBSTRATE NETWORK ------------------------* DIODES ARE FOR N-TYPE/P-TYPE MOS TRANSISTORS
*
DJDB 11 12 BULKDIODEP AREA={AD} PERI={PD}
DJSB 31 32 BULKDIODEP AREA={AS} PERI={PS}
*
RSUB1 12 B {((1.064e-04/WSTRIPE+1.682e+02)/NG+(1.724e+06*WSTRIPE+(-2.292e+00)))}
84
RSUB2 32 B {((1.064e-04/WSTRIPE+1.682e+02)/NG+(1.724e+06*WSTRIPE+(-2.292e+00)))}
*
* --------- IDEAL MOS TRANSISTOR ---------------------M1 11 21 31 B MODPRFINSUB L=L W={WSTRIPE*NG} AD=0.0 AS=0.0 PD=0.0 PS=0.0 NRD=0 NRS=0
* Intrinsic MOS transistor
.ENDS MODPRF
*------------ Intrinsic transistor model for MODNRF ------------------------.MODEL MODPRFINSUB PMOS LEVEL=53 MODTYPE=ELDO
* ---------------------------------------------------------------------************************* SIMULATION PARAMETERS ************************
* ---------------------------------------------------------------------* format : ELDO, AccusimII, Continuum
* model : MOS BSIM3v3
* process : C/B/S 35
* revision : 1.0;
* extracted : C35B3 B11634.L1 04PA3; 2002-09; kmo(5966)
* doc# : ENG-188 REV_3
* ---------------------------------------------------------------------*
TYPICAL MEAN CONDITION
* ---------------------------------------------------------------------*
+THMLEV =0
*
*** Flags ***
+MOBMOD =1.000e+00 CAPMOD =2.000e+00 NQSMOD =0.000e+00
+NOIMOD =3.000e+00 DERIV =1
*
*** Threshold voltage related model parameters ***
+K1 =1.3514e-02
+K2 =1.2501e-01 K3 =1.103e+01 K3B =-7.580e-01
+NPEAK =1.458e+17 VTH0 =-7.359e-01
+VOFF =-1.170e-01 DVT0 =1.650e+00 DVT1 =3.868e-01
+DVT2 =1.659e-02 KETA =-1.440e-02
+PSCBE1 =5.000e+09 PSCBE2 =1.000e-04
+DVT0W =1.879e-01 DVT1W =7.335e+04 DVT2W =-6.312e-03
*
*** Mobility related model parameters ***
+UA =5.394e-10 UB =3.976e-19 UC =1.000e-20
+U0 =1.323e+02
*
*** Subthreshold related parameters ***
+DSUB =5.000e-01 ETA0 =2.480e-01 ETAB =-3.917e-03
+NFACTOR=1.214e+00
*
*** Saturation related parameters ***
+EM =4.100e+07 PCLM =1.829e+00
+PDIBLC1=1.000e-04 PDIBLC2=1.000e-20 DROUT =5.000e-01
+A0 =5.850e-01 A1 =0.000e+00 A2 =1.000e+00
+PVAG =0.000e+00 VSAT =4.824e+04 AGS =2.468e-01
+B0 =8.832e-08 B1 =0.000e+00 DELTA =1.000e-02
+PDIBLCB=1.000e+00
*
*** Geometry modulation related parameters ***
+W0 =1.000e-10 DLC =5.673e-08
+DWC =3.449e-08 DWB =0.000e+00 DWG =0.000e+00
+LL =0.000e+00 LW =0.000e+00 LWL =0.000e+00
+LLN =1.000e+00 LWN =1.000e+00 WL =0.000e+00
+WW =1.894e-16 WWL =-1.981e-21 WLN =1.000e+00
+WWN =1.040e+00
*
*** Temperature effect parameters ***
+AT =3.300e+04 UTE =-1.300e+00
+KT1 =-5.403e-01 KT2 =2.200e-02 KT1L =0.000e+00
+UA1 =0.000e+00 UB1 =0.000e+00 UC1 =0.000e+00
+PRT =0.000e+00
*
*** Overlap capacitance related and dynamic model parameters ***
+CGDO =1.000e-12 CGSO =1.000e-12 CGBO =1.100e-10
+CGDL =2.588e-10 CGSL =2.588e-10 CKAPPA =6.000e-01
+CF =0.000e+00 ELM =5.000e+00
+XPART =1.000e+00 CLC =1.000e-15 CLE =6.000e-01
*
*** Parasitic resistance and capacitance related model parameters ***
85
+RDSW =0.000e+00
+CDSC =2.589e-03 CDSCB =2.943e-04 CDSCD =4.370e-04
+PRWB =-9.731e-02 PRWG =1.477e-01 CIT =0.000e+00
*
*** Process and parameters extraction related model parameters ***
+TOX =7.754e-09 NGATE =0.000e+00
+NLX =1.770e-07
+XL =0.000e+00 XW =0.000e+00
*
*** Substrate current related model parameters ***
+ALPHA0 =0.000e+00 BETA0 =3.000e+01
*
*** Noise effect related model parameters ***
+AF =1.48e+00 KF =8.5e-27 EF =1.000e+00
+NOIA =1.52e+18 NOIB =7.75e+03 NOIC =5.0e-13
*
*** Common extrinsic model parameters ***
+ALEV =2
RLEV =2
+RD =0.000e+00 RS =0.000e+00 RSH =1.290e+02
+RDC =0.000e+00 RSC =0.000e+00 LD =-1.164e-08
+WD =3.449e-08
+LDIF =0.000e+00 HDIF =8.000e-07 WMLT =1.000e+00
+LMLT =1.000e+00 DEL =0.000e+00 XJ =3.000e-07
+DIOLEV =4
JS =9.000e-05 JSW =0.000e+00
+IS =0.000e+00 N =1.000e+00
+DCAPLEV=2
CBD =0.000e+00 CBS =0.000e+00
+CJ =0.000e+00 CJSW =0.000e+00 FC =0.000e+00
+MJ =5.600e-01 MJSW =4.300e-01 TT =0.000e+00
+PB =1.020e+00 PBSW =1.020e+00
* ---------------------------------------------------------------------* Bulk Diode Model
.MODEL BULKDIODEP D LEVEL=1
+ IS=9.0e-05 ISW=1.000E-12
N=1.0000000
+ CJO=1.526e-03
M=1.176e-01
+ CJSW=0.000e+00
MJSW=4.300e-01
+ FC=0.000e+00 TT=0.000e+00 VJ=1.020e+00
+ KF=0.000e+00 EG=1.11e+00 XTI=3.000e+00 AF=1.000e+00
* ---------------------------------------------------------------------* Owner: austriamicrosystems
* HIT-Kit: Digital
86
REFERÊNCIAS BIBLIOGRÁFICAS
[1]
CRANICKX, J.; STEYAERT, M. Wireless CMOS Frequency Synthesizer Design. Boston:
Kluwer Academic Publishers, 1998.
[2]
AUSTRIAMICROSYSTEMS. 0.35 µm CMOS C35 Process Parameters. Disponível em:
<http://asic.austriamicrosystems.com/processes/amsag-03u.html>. Acesso em: 26 Mar.
2004.
[3]
AUSTRIAMICROSYSTEMS. 0.35 µm CMOS C35 Design Rules. Disponível em:
<http://asic.austriamicrosystems.com/processes/amsag-03u.html>. Acesso em: 26 Mar.
2004.
[4]
BRASIL. Agência Nacional de Telecomunicações (ANATEL). Norma No 02/92 – Norma
Básica de Perturbações Eletromagnéticas Produzidas por Equipamentos Industriais,
Científicos e Médicos (Equipamentos ISM), Portaria no 176, de 10 de junho de 1992.
Disponível em:
<http://www.anatel.gov.br/Tools/frame.asp?link=/biblioteca/portaria/portarias_mc/portmc_
176_1992.pdf>. Acesso em: 26 Mar. 2004.
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BEST, R. E. Phase-Locked Loops. 2nd ed. New York: McGraw-Hill, 1993.
[6]
RAZAVI, B. Challenges in the Design of Frequency Synthesizers for Wireless
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