Aula 21

Microeletrônica
Germano Maioli Penello
http://www.lee.eng.uerj.br/~germano/Microeletronica%20_%202015-1.html
Sala 5145 (sala 17 do laboratorio de engenharia elétrica)
Aula 21
1
Pauta
ÁQUILA ROSA FIGUEIREDO
201110256011
ALLAN DANILO DE LIMA
201110063911
BERNADIN PINQUIERE
201110020415
DAVID XIMENES FURTADO
200810343411
HUGO LEONARDO RIOS DE ALMEIDA
201210076411
ISADORA MOTTA SALGADO
200920379411
JEFERSON DA SILVA PESSOA
201010067611
LAIS DA PAIXAO PINTO
200710030011
LEONARDO SOARES FARIA
200820515511
PEDRO DA COSTA DI MARCO
201020582111
THIAGO DO NASCIMENTO OLIVEIRA
201110308311
VINICIUS DE OLIVEIRA ALVES DA SILVA
201110066811
2
Projetos mais simples
• Fazer esquemático e layout das portas
lógicas (3 entradas)
• Processo C5 (300nm – C5_Models.txt)
ÁQUILA ROSA FIGUEIREDO
NOR
ALLAN DANILO DE LIMA
AND
DAVID XIMENES FURTADO
XOR
HUGO LEONARDO RIOS DE ALMEIDA
NAND
ISADORA MOTTA SALGADO
XOR
JEFERSON DA SILVA PESSOA
NAND
LAIS DA PAIXAO PINTO
OR
LEONARDO SOARES FARIA
OR
PEDRO DA COSTA DI MARCO
NOR
VINICIUS DE OLIVEIRA ALVES DA SILVA
AND
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Microeletrônica
• Compreender a estrutura dos semicondutores,
mecanismos de condução dos componentes e circuitos
integrados. Tecnologias modernas de fabricação de
circuitos
4
Término do curso
• Efetuar projetos com estes componentes.
5
Lei de Moore
Transistores com dimensões
menores que 20 nm!
Pentium 4
386
286
http://en.wikipedia.org/wiki/Moore%27s_law
6
Introdução ao projeto de circuitos
integrados CMOS
• VLSI – Escala de integração muito alta (~106
MOSFETs)
• ULSI – Escala de integração ultra alta (~109
MOSFETs)
http://en.wikipedia.org/wiki/Integrated_circuit
http://en.wikipedia.org/wiki/Very-large-scale_integration
Fabricação de chips
https://www.youtube.com/watch?v=Q5paWn7bFg4
Substrato e poço
Os circuitos CMOS são fabricados num substrato de Si.
Dopante tipo-n (P - fósforo)
Dopante tipo-p (B - Boro) – substrato mais comum de ser usado em CI CMOS
No substrato tipo-p, NMOS são fabricados diretamente, enquanto PMOS
são fabricados em um poço-n.
O substrato ou o poço são chamados de corpo do MOSFET.
Um processamento que usa o substrato tipo-p com um poço-n é chamado
“processo poço-n” (“n-well process”). Um processamento que usa o
substrato tipo-n com um poço-p é chamado “processo poço-p” (“p-well
process”).
9
Resistor (poço-n)
Além de ser usado como o corpo do PMOS, o poço pode ser usado
como um resistor.
Se as tensões nos terminais do resistor forem maiores que a tensão do
substrato, podemos evitar que o diodo parasítico seja polarizado diretamente.
10
Resistor de poço-n
Ao longo do curso veremos as diversas camadas, não se preocupe por agora.
Esta é a seção reta de um resistor de poço-n após as divesas etapas de
processamento.
11
Diodo entre o poço-n e o substrato
Vimos que o poço-n forma um diodo (uma junção pn) com o substrato.
Como incluir este diodo num modelo que explique o circuito?
Faremos isso analisando matematicamente as equações que governam o
funcionamento do diodo e também veremos como o SPICE realiza as simulações.
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Junção pn (diodo)
Para que exista o fluxo de corrente em um diodo, devemos aplicar uma
tensão que se aproxima de Vbi.
Aplicativo:
Analise qual é o lado
pe qual é o lado n da
junção.
http://jas.eng.buffalo.edu/education/pn/biasedPN/index.html
13
Capacitância parasítica
Uma região de cargas fixas positivas e cargas fixas negativas pode ser analisada
como placas de um capacitor! Essa capacitância parasítica é chamada de
capacitância de depleção ou de junção.
14
Atraso RC por um poço-n
Este é a forma básica de uma linha de transmissão RC!
Ao aplicar um pulso de tensão na entrada, após um determinado tempo (tempo de
atraso) o pulso aparecerá na saída.
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Processos de poços gêmeos
(Twin well)
No processo de poços gêmeos da
figura, o poço p está conectado
eletricamente no substrato. Caso seja
necessário ter o substrato e o poço p
em potenciais diferentes, usa-se o
processo de poços-triplos.
16
Bonding pad
Camada overglass
Cortes na passivação são feitos para obter contato elétrico. Para especificar
onde abrir o contato, usamos a camada overglass.
Regra MOSIS – 6mm entre o limite do metal e o da abertura overglass.
Qual a escala l usada no desenho acima? l = 50 nm
17
Bonding pad
Estamos exemplificando um processo de apenas 2 metais!
Se o processo tiver, por exemplo, 5 metais, o último metal (camada superior
para fazer a solda) é chamado de metal5.
http://www.cube.cz/technical-capabilities/universal-pad-finish-ang.htm?lang=en
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Parasíticos associados ao metal
Resistência de folha - Resistência de contato - Capacitância
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Atraso de propagação intrínseco
Sem considerar os efeitos parasíticos, qual é o tempo de atraso de uma camada
de metal em um processo CMOS?
Determinar a velocidade de propagação no meio e conferir o tempo de
propagação por unidade de comprimento.
Utilizando o SiO2 como dielétrico com constante dielétrica ~4.
6.7 ps/mm < 28 ps/mm  efeitos parasíticos não podem ser desprezados!
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Capacitância parasítica entre
metal2 e metal1
Substrato
Este fenômeno serve para explicar o funcionamento do MOSFET de porta flutuante
responsável pelas memórias não-volátil flash, EPROM e EEPROM.
http://en.wikipedia.org/wiki/EPROM
21
Limite de corrente
Um fator que limita a quantidade de corrente que pode passar pelo metal é
devido à eletromigração.
Sentido da corrente
-
+
Eletromigração – Aumento da resistência devido à corrente. (similar à
erosão fluvial.)
http://www.tf.uni-kiel.de/matwis/amat/elmat_en/kap_6/advanced/t6_4_2.html
22
Resistência de contato
Usaremos neste curso uma resistência de contato de 10W/contato
R = 10 W
R = 2.5 W
Regra padrão: corrente máxima no contato de 100 mA
O maior número de vias diminui efeitos de eletromigração
(Correntes menores passarão nas vias em paralelo).
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Ground bounce - DC
Se o circuito exige
uma corrente DC de
50mA, a DDP no
circuito não é mais o
valor ideal de 1V!
Este problema pode ser resolvido aumentando a espessura do condutor (reduzindo
sua resistência). Note que VDD e o terra não têm valores fixos, eles dependem de
como o circuito é desenhado.
24
Ground bounce - AC
É muito comum em CMOS
circuitos com baixíssima
dissipação (baixo
consumo de corrente), ex.
Calculadora de
alimentação solar. Nestes
casos, o problema do slide
anterior não é crítico.
Mas e se, num curto
período, a corrente vai a
50mA?
Podemos adicionar um
capacitor decoupling que
mantém a DDP do circuito.
Este capacitor deve ser inserido externamente ao circuito entre os pinos VDD e terra
do CI.
25
Exemplos de leiaute
Processo de 50 nm com dois metais – leiaute de pad
Desejado: Tamanho do chip de 1 mm com o bonding pad de 100 mm (depende
do processo)
Mas não colocaremos pads nos cantos. Portanto, usaremos 6 pads
1040 mm ou 20800
26
Exemplos de leiaute
Estruturas de teste do metal
Estruturas de teste - Caracterizar resistência de folha, capacitância de
placas, capacitância de borda, capacitâncias mútuas, …
Maximizando o perímetro e minimizando área. Serve para medir resistência de
folha (a) ou capacitância mútua (c). Por que não fazer uma trilha reta?
Limitação de tamanho!
27
Exemplos de leiaute
Estruturas de teste do metal
Estruturas de teste - Caracterizar resistência de folha, capacitância de
placas, capacitância de borda, capacitâncias mútuas, …
Maximizando área e minimizando perímetro. Ideal para medir capacitância de
placa e evitar a capacitância de borda.
Capacitância de borda é medida usando duas serpentinas, uma em cima da outra.
28
MOSFET fabricação
http://jas.eng.buffalo.edu/education/fab/NMOS/nmos.html
Camada ativa
A camada ativa define onde abrir o FOX (field oxide) definindo a área ativa.
O FOX separa dispositivos uns dos outros.
As áreas ativas são isoladas uma das otras pelo FOX (existe conexão entre os
dispositivos pelo substrato ou pelo poço, mas o FOX tenta fazer com que essa
comunicação seja mínima).
30
p-select e n-select
As máscaras p-select e n-select sempre acompanham a camada ativa. Elas
são usadas para dopar a região ativa com átomos p ou n (Quais átomos são
usados para dopagem p ou n?).
31
Camada poly
O MOSFET visto desta maneira é um dispositivo de 3 terminais; não estamos
abordando a conexão ao corpo (body) do MOSFET.
Com a conexão de corpo, o MOSFET passa a ser um dispositivo de 4 terminais.
32
Porta auto alinhada
GOX
A área abaixo do poly não é dopada.
A camada poly protege a região abaixo dela da implantação dos dopantes
A fina camada de óxido entre o poly e a região ativa é chamada de óxido de
porta - gate oxide (GOX)
O dreno e fonte ficam auto alinhados com a deposição do poly da porta.
33
Resistências típicas
Com silicide as resistências são bem menores!
Note que o silicide é sempre colocado acima do poly! Se for colocado abaixo,
cria um contato retificador (contato de barreira Schottky).
34
Fluxo de processo CMOS
Genérico
O pad oxide serve apenas como uma camada para o crescimento do silicon
nitride que evita o crescimento de óxido.
O fotorresiste é depositado e o com fotolitografia protegemos a região de
interesse e definimos a região aberta no FOX.
35
Fluxo de processo CMOS
Genérico
A área não protegida é corroída e forma trincheiras rasas.
36
Fluxo de processo CMOS
Genérico
As trincheiras são preenchidas com SiO2 formando a região de campo
(regiões do FOX). Este tipo de isolamento entre os dispositivos é chamada
de isolamento de trincheira rasa (STI – shallow trench isolation)
37
Fluxo de processo CMOS
Genérico
Duas regiões de implante são feitas para ajustar a tensão de gatilho. As
implantações p e n são feitas em etapas distintas.
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Fluxo de processo CMOS
Genérico
Polisilício já depositado e o padrão já definido (porta do MOSFET) em cima
do óxido de porta.
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Fluxo de processo CMOS
Genérico
Implantação rasa para formar o lightly doped drain (LDD) do MOSFET.
Serve para prevenir o campo elétrico perto da fonte e dreno ficar muito alto
(veremos detalhes mais adiante no curso). O poly serve como uma
máscara para as implantações.
40
Fluxo de processo CMOS
Genérico
Óxido espaçador nas laterais do poly e depois implante n+ e p+ que cria as áreas
de dreno e fonte e também dopa o poly para que ele conduza.
41
Fluxo de processo CMOS
Genérico
A última etapa é o silicide para reduzir a resistência de folha do poly e das regiões
n+ e p+.
42
Etapas de processo damasceno
As sequências
1) Trincheira
2) Cobrir a trincheira com óxido
3) Polir o substrato para que o topo seja plano
É chamado de processo damasceno. Foi este o processo que apresentamos
aqui.
O processo damasceno é utilizado mais comumente nas camadas metálicas.
Trincheiras são formadas nos isolantes, cobre é depositado e o topo do wafer é
polido para ficar plano
O nome vem de um processo de fabricação de espadas com detalhes de
ouro ou prata inventado na cidade de Damasco – Síria.
43
Leiaute de um NMOS
Sempre que a camada poly cobre a camada ativa, temos um MOSFET!
Dispositivo de 4 terminais.
Corpo conectado ao terra.
Dreno e fonte são equivalentes.
Leiaute de um PMOS
Sempre que a camada poly cobre a camada ativa, temos um MOSFET!
Dispositivo de 4 terminais.
Corpo conectado ao VDD.
Dreno e fonte são equivalentes.
Simbolos de MOSFET
Canal-p
Canal-n
JFET
MOSFET
intensificação
MOSFET
intensificação
Sem corpo
MOSFET
depleção
MOSFET
depleção
Sem corpo
Célula padrão
Standard cell frame
Célula conveniente para fazer as ligações de terra e VDD, de substrato e poço.
Utilizando diversas
células padrão em
conjunto
As células padrão tem altura definida. O acoplamento delas aumenta a área de leiaute
lateralmente.
Note o acoplamento das conexões de alimentação, terra, poços-n e substrato.
Camadas sobrepostas! Não é problema desde que passe no DRC.
Proteção de descarga eletrostática
Circuito de proteção
Se o sinal aplicado está entre VDD e 0V, nenhum dos dois diodos conduzem.
Esta adição de componentes não altera o funcionamento normal do circuito.
Se o sinal for maior que VDD + 0.5V ou menor que 0 - 0.5V, os diodos
conduzem e fornecem um curto para que a tensão no GOX não seja excessiva.
Diodos de proteção
Mais realista
Conexões próximas para minimizar a
resitência em série parasítica
Áreas dos diodos é grande
Erro na figura! O pad sempre é feito
do último metal! A figura desenhou o
pad com metal1
É uma boa prática pegar os pads
diretamente com o fabricante CMOS.
Download no site da MOSIS
Packaging
O packaging (empacotamento) é a etapa final
que vai conectar o bonding pad e,
consequentemente o circuito CMOS, ao
mundo exterior.
Resistores, capacitores e
MOSFETs
Já vimos todas as camadas (máscaras) responsáveis pelo processamento
de dispositivos.
Neste momento, veremos em mais detalhes os leiautes de resistores,
capacitores e MOSFETs.
51
Resistores
Os valores dos resistores e capacitores em um processo CMOS são dependentes
da temperatura e da tensão (~10-6/oC).
Coeficiente de temperatura
R aumenta com a T
 Coeficiente de temperatura de primeira ordem
TCR1 também varia com a temperatura!
52
Resistores
Elemento unitário
Vantagens em utilizar elementos unitários:
• Precisão sobre uma alta faixa de temperatura
• Evitar erros devido aos cantos da serpentina
• Variação da resistência nominal não afeta a tensão num divisor de tensão
53
Resistores
Guard ring
Todo circuito de precisão está sujeito a ruídos do substrato (corrnete em
circuitos adjacentes influenciando os vizinhos)
Guard ring num resistor
O guard ring (implantação de p+ entre os circuitos) é um método simples de
reduzir o ruído.
• Mantém o potencial em volta do circuito
• Protege o circuito de injeção de portadores indesejadas vindas do substrato.
54
Resistores
Leiaute common-centroid (centro comum) vs. interdigitated
Resistor A teria 20W e
B teria 16W
Resistor A teria 18W e
B teria 18W.
Melhor casamento
entre os resistores
55
Resistores
Elementos dummy (falso, postiço)
Difusão desigual devido a variações de concentração de dopantes levaria a um
descasamento entre elementos. O elemento dummy não tem função elétrica
nenhuma, ele é normalmente aterrado ou ligado ao VDD em vez de ficarem flutuando.
56
Capacitores
Parasíticos
A maior capacitância parasítica é a entre o poly1 e o substrato (bottom plate
parasitic –parasítico da placa inferior). Pode chegar a 20% do valor de capacitância
desejado entre poly1 e poly2.
57
Capacitores
Dependência com tensão e temperatura
Coeficiente de temperatura:
Coeficiente de tensão:
58
MOSFET
Difusão lateral
O dopante difunde lateralmente criando um MOSFET de comprimento Leff
59
MOSFET
A implantação LDD (lightly doped drain) é feita para minimizar a difusão lateral.
Depois da LDD é feita a deposição de um espaçador e só então a dopagem p+
ou n+ é realizada.
Reveja aula 10!
60
MOSFET
Oxide encroachment (invasão do óxido)
O óxido invade a região ativa e reduz a área do transistor.
Para compensar, o leiaute pode ser aumentado antes de
fazer a máscara que define a região ativa.
61
MOSFET
Resistência parasítica de fonte e dreno
O comprimento da região ativa aumenta a resistência parasítica em série com o
MOSFET, determinada pelo número de quadrados na fonte (NRS) e dreno (NSD)
NRS = comprimento da fonte / largura da fonte
Resistência de folha incluída no modelo SPICE como srh (confira o valor no processo C5)
62
MOSFET
Large-Width (Largura larga)
O que está faltando neste leiaute
para construir um MOSFET real?
A largura é obtido pela interseção entre o
poly e a região ativa.
(perpendicular ao sentido da corrente)
Conexão em paralelo
Largura total é a soma das larguras
63
MOSFET
A mesma abordagem pode ser feita para aumentar o comprimento do MOSFET
Nomenclatura
10/2
largura
comprimento
Conexão em série
64
MOSFET
Capacitância parasítica
As capacitância parasíticas dependem da área da regíão ativa. Num desenho
com números pares de capacitores, a região ativa de um terminal é maior que a
do outro. Neste desenho, a área do S é maior que a do D.
65
MOSFET
Capacitância parasítica
Para obter boa resposta a altas frequências, é desejado que a capacitância
maior seja aterrada (para NMOS) ou conectada ao VDD (PMOS)
Maior
capacitância
66
Exemplos de leiautes
Resistores de polisilício
R-2R resistor string
Conversor digital analógico
Leiaute mínimo (área mínima)
http://www.paulotrentin.com.br/eletronica/conversor-dac-atraves-da-rede-de-escada-r2r/
67
Modelos para projetos digitais
Após ver alguns detalhes da fabricação dos MOSFETs, agora veremos modelos
que utilizaremos em designs digitais
De uma forma simples, o MOSFET é analisado em
projetos digitais como uma chave logicamente controlada.
68
Modelo de MOSFET digital
Resistência de chaveamento efetiva
Modelo inicial para um MOSFET chaveando
Limitação desse modelo: Consideração feita que o tempo de subida e de
descida é zero. O ponto que define a chave aberta e fechada é bem definido.
Usado para cálculo a mão, apresentam resultados dentro de um fator de dois
do resultado obtido por simulação ou pela experiência.
69
Modelo de MOSFET digital
Efeitos Capacitivos
Adicionando efeitos das capacitâncias no modelo
Modelo
melhorado
70
Tempo de transição e de atraso
Relembrando
71
Projeto digital
Por que NMOS e PMOS têm tamanhos diferentes?
Casamento da resistência de chaveamento efetiva
72
MOSFET pass gate
NMOS é bom para
passar sinal lógico 0
NMOS não é bom
para passar sinal
lógico 1
73
MOSFET pass gate
Em uma análise complementar, observamos que
PMOS não é bom
para passar sinal
lógico 0
PMOS é bom para
passar sinal lógico 1
74
Atraso num pass gate
Capacitância na entrada
Capacitância na saída
Podemos estimar o atraso pela capacitância de saída:
75
Transmission gate
Acoplar um NMOS e um PMOS
Desvantagens:
Aumento de área utilizada no leiaute
Dois sinais de controle
76
Inversor CMOS
Bloco de construção fundamental para a circuitos digitais
A dissipação de potência estática do inversor é praticamente zero!
O NMOS e o PMOS podem ser projetados para ter as mesmas características
O gatilho de chaveamento lógico pode ser alterado com o tamanho dos MOSFETs
77
Inversor CMOS
Características DC
Característica de transferência de tensão
Pontos A e B definidos pela inclinação da reta igual a -1
Ventrada < VIL  estado lógico 0 na entrada
Ventrada > VIH  estado lógico 1 na entrada
VIL < Ventrada < VIH  não tem estado lógico definido
Situação ideal  VIH - VIL = 0
78
Inversor CMOS
Ponto de chaveamento do inversor (VSP)
Os dois transistores estão na região de saturação e a mesma corrente passa por eles
79
Características de chaveamento
Vamos examinar as capacitâncias e resistências parasíticas do inversor
Tempos de atraso
Se o inversor estiver conectado a uma carga capacitiva:
80
Ring oscillator
Vimos que existe um atraso na propagação de sinal em uma porta inversora.
O que acontece se ligarmos um número impar de portas inversoras em
sequência e alimentarmos a saída da última na entrada da primeira?
81
Inversor
Dissipação de potência dinâmica
Aplicando um pulso quadrado de período T e frequência fclk na entrada, a
corrente média que o inversor tem que puxar da fonte VDD é
A potência total é
82
Leiaute do inversor
Latch-Up
83
Leiaute do inversor
Evitando Latch-Up
Reduzir as resistência RW1 e RW2
Melhor método para reduzir latch-up
RW1 e RW2 dependem da distância entre o contato de poço e de substrato
Quanto mais próximos, menor a probabilidade de ocorrer latch-up
Quanto mais contatos, melhor também
Célula padrão para evitar latch-up
84