Aula 07 - Laboratório de Engenharia Elétrica

Microeletrônica
Germano Maioli Penello
http://www.lee.eng.uerj.br/~germano/Microeletronica%20_%202015-1.html
Sala 5145 (sala 17 do laboratorio de engenharia elétrica)
Aula 07
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Relembrando - diodo
Ao construir um poço-n, criamos uma junção pn (um diodo) entre o poço-n e o
substrato.
Analisamos na aula 05 que junções pn têm uma capacitância parasítica de
depleção.
Uma região de cargas fixas positivas e cargas fixas negativas pode ser analisada
como placas de um capacitor! Essa capacitância parasítica é chamada de
capacitância de depleção ou de junção.
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Capacitância parasítica
A capacitância de depleção pode ser modelado pela equação
Cj0 – capacitância sem tensão aplicada na junção
VD – Tensão no diodo
m – coeficiende de gradação (grading coefficient)
Vbi – potencial intrínseco
Essa capacitância de depleção é importante apenas quando a junção está
polarizada reversamente. Quando polarizada diretamente, uma outra
capacitância parasítica prevalece (Capacitância de difusão).
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Capacitância parasítica
Capacitância de difusão
Na polarização direta, elétrons do lado n são atraídos para o lado p (buracos do
lado p são atraídos para o lado n)
Após passarem a junção, os portadores difundem em direção aos contatos
metálicos. Se o portador recombina antes de chegar no contato, este diodo é
chamado de diodo de base longa. Se ele chega ao contato, esse diodo é
chamado de base curta.
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Capacitância parasítica
Capacitância de difusão
O tempo de vida do elétron (tT) é o tempo que leva para o elétron difundir da
junção até ele se recombinar. Este tempo é da ordem de 10ms no silício.
A capacitância de difusão é formada pelos portadores minoritários que
difundem nos lados da junção. Como discutido, ela claramente depende do
tempo de vida dos portadores.
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Capacitância parasítica
Capacitância de difusão
A capacitância de difusão pode ser caracterizada como:
Modelo útil para análise de sinais pequenos AC. Em aplicações digitais
estamos mais interessados em chaveamento de sinais altos. Em geral, em
processos CMOS não desejamos ter diodos polarizados diretamente. Diodos
polarizados diretamente são considerados problemas!
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Atraso RC por um poço-n
Vimos até agora que o poço-n pode ser usado como um diodo em conjunto com o
substrato e como um resistor. Como toda junção pn tem uma capacitância
parasítica, ao analisar o resistor, temos que incluir essa capacitância nos cálculos.
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Atraso RC por um poço-n
Este é a forma básica de uma linha de transmissão RC!
Ao aplicar um pulso de tensão na entrada, após um determinado tempo (tempo de
atraso) o pulso aparecerá na saída.
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Atraso RC por um poço-n
Tempo de atraso do circuito
Tempo de subida
IMPORTANTE EM CIRCUITOS DIGITAIS
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Atraso RC por um poço-n
Passa alta ou passa baixa?
Olhe o gráfico
Tempo de atraso do circuito
Tempo de subida
IMPORTANTE EM CIRCUITOS DIGITAIS
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10
Atraso RC por um poço-n
Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos
RC acoplados. Como analisar?
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Atraso RC por um poço-n
Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos
RC acoplados. Como analisar?
Atraso até o ponto A (tempo de carga do capacitor)
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Atraso RC por um poço-n
Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos
RC acoplados. Como analisar?
Atraso até o ponto B (tempo de
carga do capacitor até o ponto A +
até o ponto B)
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Atraso RC por um poço-n
Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos
RC acoplados. Como analisar?
Atraso até o ponto C (tempo de carga do capacitor até o ponto A +
até o ponto B + até o ponto C)
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Atraso RC por um poço-n
Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos
RC acoplados. Como analisar?
Para um número l de segmentos:
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Atraso RC por um poço-n
Analisamos um simples circuito RC. O modelo de resistência inclui diversos circuitos
RC acoplados. Como analisar?
Para um número l de segmentos:
Soma de l termos com incremento 1 (Gauss fez isso quando era criança! )
Se l >> 1
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16
Exemplo
Simulado no spice
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Tempo de subida
Uma análise similar pode ser feita para determinar o tempo de subida em uma
linha de transmissão RC
69 ns
Com os dados do exemplo anterior,
obtemos 69 ns para o tempo de
subida
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Processos de poços gêmeos
(Twin well)
Recapitulando:
NMOS é feito diretamente no substrato
PMOS é feito no poço-n
PMOS é feito diretamente no substrato
NMOS é feito no poço-p
Ao implantar o poço-n, o substrato tem que ser contra-dopado. Dopamos um
material inicialmente tipo p de tal maneira que ele passa a se tornar tipo n.
Isto faz com que a qualidade cristalina não seja tão boa (redução de
mobilidade) quanto dopar um semicondutor inicialmente intrínseco.
Em resumo:
PMOS no processo de poço n não é tão bom quanto o PMOS no processo de poço p
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Processos de poços gêmeos
(Twin well)
O processo de poços gêmeos serve
para minimizar esses defeitos. Usa-se
um substrato ligeiramente dopado em
vez de um substrato intrínseco por ser
difícil controlar a dopagem em níveis
muito baixos. A contra-dopagem em
um substrato ligeiramente dopado se
torna insignificante.
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Processos de poços gêmeos
(Twin well)
No processo de poços gêmeos da
figura, o poço p está conectado
eletricamente no substrato. Caso seja
necessário ter o substrato e o poço p
em potenciais diferentes, usa-se o
processo de poços-triplos.
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Regras de design - história
MOSIS – empresa que recebe os designs de diversos grupos e forma as máscaras
de processamento. Os fabricantes de CI são contratados pela MOSIS e mudaram
ao longo do tempo. Para transferir os leiautes e torná-los escalonáveis, criou as
regras SCMOS (scalable CMOS) quando o tamanho mínimo dos fabricantes era
~1mm. Com isto, o mesmo leiaute pode ser escalonado para ser usado em
diferentes tecnologias usando o parâmetro l. Um grande benefício da tecnologia
CMOS!
As regras de design dos fabricantes normalmente é mais rígida que a SCMOS. A
regra SCMOS era flexível a ponto de atender todas as regras de uma vez. Com o
passar do tempo, as regras SCMOS já não eram flexíveis o suficiente. As
modificações nas regras foram necessárias para atender as novas tecnologias.
Novas regras surgiram, submicron e deep-submicron (SUBM e DEEP,
respectivamente).
Processos antigos ainda usam a regra SCMOS. Novas tecnologias usam as regras
novas. Se um leiaute passa na regra DEEP, ele também passa nas outras!
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Regras de design para os
poços
O livro texto usa uma regra de design (CMOSedu) que é a metade da DEEP.
Se o MOSIS usa um fator de escala de 90 nm na regra DEEP, o livro usa um fator de
escala 180 nm na regra CMOSedu
No SPICE, usar “.options scale=90nm”
para regra DEEP e “.options scale=180nm”
na regra CMOSedu
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SEM – microscopia de
varredura de elétron
Detalhe do olho de
uma abelha
http://virtual.itg.uiuc.edu/training/EM_tutorial/
http://education.denniskunkel.com/Java-SEM-begin.php
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SEM – microscopia de
varredura de elétron
Chip de memória CMOS
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Revisão – Processamento
MOSFET
Até o momento discutimos
detalhes da fabricação do
poço-n.
Relembrando o
processamento de um
MOSFET (note que este
processo não é o mesmo
utilizado pela MOSIS)
http://jas.eng.buffalo.edu/education/fab/NMOS/nmos.html
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Camadas de metal
As camadas de metal em um CI conecta os dispositivos (resistores,
capacitores, MOSFETs, ...) entre si. Analisaremos aqui apenas um processo
CMOS genérico com apenas duas camadas metálicas que chamaremos de
metal1 e metal2.
Os metais utilizados em CMOS são alumínio e cobre.
Analisaremos neste estudo das camadas de metal a área de solda (bonding
pad), capacitâncias associadas às camadas, crosstalk, resistência de folha e
eletromigração.
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“Almofada” de contato- Bonding pad
Interface entre o substrato já processado e o mundo externo
http://www.cube.cz/technical-capabilities/universal-pad-finish-ang.htm?lang=en
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“Almofada” de contato- Bonding pad
Os pads variam de acordo com a regra de design do fabricante. O
tamanho do bonding pad especificado pelo MOSIS é um quadrado de
100mm x 100mm.
O tamanho final do pad é a única parte do leiaute que não é escalonado
a medida que as dimensões do processo diminuem.
Note a existência de
isolante sob e sobre o
metal (isolantes entre
camadas)
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Capacitância metal-substrato
O substrato está aterrado e para efeitos práticos pode ser pensado como
um plano equipotencial.
Qual componente é formado quando temos dois equipotenciais
separados por um isolate?
+
-
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Capacitância metal-substrato
O substrato está aterrado e para efeitos práticos pode ser pensado como
um plano equipotencial.
Aparecimento de capacitâncias parasíticas entre o metal e o substrato.
Capacitâncias parasíticas típicas em um processo CMOS
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Capacitância metal-substrato
Estimando a capacitância parasítica de um pad de 100x100 mm2 entre
uma camada de metal2 e o substrato:
Capac. =
área x Valor obtido na tabela + perímetro x Valor obtido na tabela
do slide anterior
do slide anterior
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Passivação
O metal2 está coberto com um isolante! Não é possível fazer contato elétrico
com ele com uma microsoldadora.
Esta camada de óxido é chamada de passivação. Ela protege o chip de
contaminações.
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Camada overglass
Cortes na passivação são feitos para obter contato elétrico. Para especificar
onde abrir o contato, usamos a camada overglass.
Regra MOSIS – 6mm entre o limite do metal e o da abertura overglass.
Qual a escala l usada no desenho acima?
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Camada overglass
Cortes na passivação são feitos para obter contato elétrico. Para especificar
onde abrir o contato, usamos a camada overglass.
Regra MOSIS – 6mm entre o limite do metal e o da abertura overglass.
Qual a escala l usada no desenho acima? l = 50 nm
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Importante
Estamos exemplificando um processo de apenas 2 metais!
Se o processo tiver, por exemplo, 5 metais, o último metal (camada superior
para fazer a solda) é chamado de metal5.
http://www.cube.cz/technical-capabilities/universal-pad-finish-ang.htm?lang=en
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Leiaute das camadas de metal
Até agora vimos as camadas de poço-n, metal2 e overglass. Agora veremos as
camadas de metal1 e a via1
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Metal1 e via1
Metal1 – Camada de metal logo abaixo do meltal2
Via1 - região onde o isolante deve ser removido para haver conexão entre o
metal1 e o metal2.
Num processo de mais metais: Vian – conexão entre metaln e metaln+1
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Exemplo
Poço-n, metal1, via1, metal2 (OBS: sem overglass)
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