Introdução ao Projeto de Circuitos Integrados Analógicos

Introdução ao Projeto de Circuitos
Integrados Analógicos
Fernando Antônio Pinto Barúqui
Departamento de eletrônica
Escola Politécnica
Universidade Federal do Rio de Janeiro
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Índice
1.
Transistor MOSFET ........................................................................................................................ 5
1.1
MOSFET de Canal N .............................................................................................................. 5
1.1.1
Características DC ........................................................................................................... 5
1.1.2
Efeito de Corpo ............................................................................................................... 8
1.1.3
Modulação de Canal ........................................................................................................ 8
1.1.4
MOSFET de Canal P ..................................................................................................... 12
1.1.5
Características DC ......................................................................................................... 12
1.1.6
Efeito de Corpo ............................................................................................................. 12
1.1.7
Modulação de Canal ...................................................................................................... 13
1.2
Tecnologia CMOS................................................................................................................. 13
1.3
Capacitâncias dos transistores MOSFET .............................................................................. 14
1.4
Análise de Pequenos Sinais (AC).......................................................................................... 16
1.4.1
1.5
Layout dos Transistores......................................................................................................... 20
1.5.1
2.
Layout Para transistores PMOS com Poço N................................................................ 21
Resistores ...................................................................................................................................... 22
2.1
3.
Modelo Para Altas Freqüências..................................................................................... 18
Formas de Implementação dos Resistores............................................................................. 22
2.1.1
Resistor de Difusão N.................................................................................................... 23
2.1.2
Resistor de Difusão p+ Sobre Poço N Polarizado ......................................................... 23
2.1.3
Resistor de Poço N ........................................................................................................ 23
2.1.4
Resistor de Poço Estrangulado (“Pinched Well”) ......................................................... 23
2.1.5
Resistor de Polysilício Sobre Substrato......................................................................... 24
2.1.6
Resistor de Polysilício Sobre Poço Polarizado.............................................................. 24
2.1.7
Resistor de POLY2 Sobre Difusão p+ e Poço N ........................................................... 24
2.2
Erros na Construção dos Resistores ...................................................................................... 25
2.3
Layout Para Resistores .......................................................................................................... 26
Capacitores .................................................................................................................................... 28
3.1
Tipos de Capacitores ............................................................................................................. 28
3.1.1
Capacitor de POLY Sobre Difusão ............................................................................... 28
3.1.2
Capacitor de POLY2 sobre POLY1 sobre Poço Polarizado.......................................... 28
3.2
Modelo dos Capacitores ........................................................................................................ 29
3.2.1
Precisão dos Capacitores ............................................................................................... 29
3.2.2
Erro nas Razões de Capacitores .................................................................................... 31
2
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4.
3.3
Layout dos Capacitores POLY1 Sobre POLY2 .................................................................... 33
3.4
Distribuição Física dos Capacitores ...................................................................................... 34
3.5
Montagem do Capacitor ........................................................................................................ 35
Chaves Analógicas ........................................................................................................................ 37
4.1
Chave Simples Tipo N .......................................................................................................... 37
4.2
Chave Simples Tipo P ........................................................................................................... 38
4.3
Chave Complementar ............................................................................................................ 39
4.4
Dimensionamento da Resistência da Chave .......................................................................... 41
4.5
Injeção de Cargas .................................................................................................................. 42
4.5.1
4.6
5.
6.
Caracterização do Problema .......................................................................................... 42
Compensação Para Injeção de Cargas ................................................................................... 44
4.6.1
Uso de Transistores Dummy ......................................................................................... 44
4.6.2
Uso de Chaves Gêmeas ................................................................................................. 45
4.6.3
Uso de Chave Complementar ........................................................................................ 46
4.6.4
Projeto da Chave Complementar................................................................................... 46
4.6.5
Uso de Redes de Compensação ..................................................................................... 47
4.6.6
Uso de Circuitos Totalmente Diferenciais..................................................................... 48
Espelhos de Corrente..................................................................................................................... 51
5.1
Espelho Simples .................................................................................................................... 51
5.2
Espelho de Corrente em Cascode .......................................................................................... 51
5.3
Espelho de Corrente em Cascode Regulado.......................................................................... 53
Amplificadores Operacionais ........................................................................................................ 56
6.1
OTA com Saída em Cascode Dobrado.................................................................................. 57
6.1.1
Dimensionamento dos Transistores em Função da Polarização.................................... 57
6.1.2
Análise AC para Baixas Freqüências ............................................................................ 59
6.1.3
Excursão de Sinal na Saída............................................................................................ 59
6.1.4
Análise AC para Altas Freqüências............................................................................... 60
6.2
OTA com Saída em Cascode Regulado ................................................................................ 61
6.3
OTA Diferencial com Saídas em Cascode Dobrado ............................................................. 63
6.3.1
Análise AC para Altas Freqüências............................................................................... 64
6.4
OTA Diferencial com Saídas em Cascode Regulado ............................................................ 65
6.5
Controle de Modo Comum.................................................................................................... 66
6.6
Critério de Projeto dos OTAS ............................................................................................... 69
6.7
Otimização Com Auxílio de Simuladores ............................................................................. 70
3
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Introdução
A eletrônica teve início ativamente no começo do século XX com a invenção da válvula
termiônica. A partir deste momento, foi possível desenvolver equipamentos como amplificadores,
rádios, televisores e até mesmo alguns computadores primitivos. Mas os dispositivos valvulados eram
grandes, consumiam muita energia e não se prestavam para aplicações em miniatura. A invenção dos
transistores deu um grande impulso à industria de consumo de eletrônicos, pois permitiu o
desenvolvimento de equipamentos portáteis e de baixo consumo. Com a crescente sofisticação do
mercado, sistemas transistorizados mais complexos foram desenvolvidos, até que novamente o
problema do tamanho e consumo se tornou uma barreira.
Os circuitos integrados surgiram como uma solução aparentemente definitiva para o problema da
miniaturização e do consumo. Uma ampla gama de componentes integrados passou a ser
disponibilizada aos projetistas e a eletrônica deu um salto quantitativo e qualitativo. Os equipamentos
aumentaram de complexidade e tornaram-se mais confiáveis. Neste contexto, a tecnologia de
computadores e microcomputadores teve um desenvolvimento assombroso, chegando-se a integrar
milhões de transistores em um único chip.
Os transistores foram relegados à aplicações em freqüências muito altas e elevadas potências, ou a
equipamentos com funções muito simples. Os projetistas de circuitos analógicos passaram a usar os
amplificadores operacionais (opamps) integrados como elemento básico de projeto. Muitas técnicas e
teorias foram desenvolvidas ao redor dos opamps.
Na atualidade, existe uma tendência e um objetivo claro de desenvolver equipamentos em um único
chip, que reúne tanto os circuitos digitais quanto os analógicos. Esta tendência tem gerado uma grande
necessidade de projetistas de circuitos integrados.
Os projetistas, de certa forma, retrocedem aos tempos áureos dos transistores, pois precisam
construir cada circuito e subcircuito a ser usado. Ainda de forma mais radical, cada componente
integrado, sejam eles transistores, resistores, capacitores e até mesmo indutores, precisam ser
dimensionados individualmente. Estes procedimentos resgatam muito do que foi desenvolvido na
época dos circuitos transistorizados discretos. Evidentemente, uma abordagem diferente e novas
técnicas de projeto são aplicadas à integração de circuitos.
O presente texto é uma breve introdução às técnicas de projeto de circuitos integrados analógicos,
com considerações teóricas e práticas sobre modelos e técnicas de layout para transistores, capacitores,
resistores e opamps.
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1. Transistor MOSFET
O transistor MOSFET (metal-oxide-semiconductor field-efect transistor) foi fabricado pela
primeira vez em 1960, um ano após o início da era do circuito integrado. O MOSFET encontra sua
maior aplicação nos circuitos integrados de larga escala (VLSI), onde se emprega a tecnologia CMOS
(complementar metal-oxide-semiconductor) que utiliza transistores de canal N e P. Os MOSFETS
também estão se tornando muito populares em aplicações discretas nas áreas de eletrônica de potência,
áudio, microondas e radio freqüência em geral. Por ser um dispositivo extremamente utilizado, muito
se tem feito para sua modelagem.
O objetivo deste capítulo é descrever o funcionamento do MOSFET e estudar suas características,
com base em um modelo simplificado, normalmente usado como ponto de partida para os projetos de
circuitos integrados.
1.1 MOSFET de Canal N
G
S
D
B
Fig. 1.1: Transistor MOSFET de canal N.
1.1.1 Características DC
Pode-se classificar o transistor MOSFET, segundo sua polarização, basicamente em quatro regiões
de operação:
• Corte
• Inversão fraca
• Triodo (ôhmica)
• Saturação
Na região de corte, a tensão entre Gate e Source ( Vgs ) é negativa ( Vgs < 0 ). Sob esta condição, as
junções Source-Substrato e Dreno-Substrato estão polarizadas reversamente e cercadas por região de
depleção. Não há portanto corrente elétrica significativa entre Dreno e Source ( I d ), somente a
corrente de saturação do diodo formado pela junção Dreno-Substrato. Considera-se neste caso que
Id = 0 .
5
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Fig. 1.2: Transistor MOSFET na região de corte.
Ao passo em que a tensão Vgs vai se tornando positiva, elétrons são atraídos para a região próxima
do Gate, devido ao campo elétrico induzido no Substrato pelas cargas positivas acumuladas na placa
de Gate. Estes elétrons recombinam-se com buracos, formando íons negativos, estendendo a região de
depleção, conforme a Fig. 1.3. A corrente I d é muito pequena e é basicamente a corrente de saturação
do diodo formado pela junção Dreno-Substrato. Entretanto, como a região de saturação diminui com o
aumento de Vgs , I d passa a depender também de Vgs . Esta região de trabalho é chamada de “inversão
fraca”. Na grande maioria das aplicações, assume-se que I d = 0 nesta região. A inversão fraca ocorre
para Vgs entre zero volts e a tensão de threshold ( VT ).
Fig. 1.3: MOSFET polarizado com Vgs ligeiramente positivo.
Com o aumento progressivo de Vgs , elétrons gerados termicamente na região de depleção próxima
ao Gate ganham energia suficiente para alcançar a banda de condução, e são aprisionados pelo campo
elétrico. Neste momento, esta região do Substrato se torna condutora, e com portadores de carga
negativa. Forma-se um canal N entre Dreno e Source, conforme mostrado na Fig. 1.4. Esta inversão do
canal ocorre para tensões Vgs ≥ VT , onde VT é a tensão de threshold. Esta região de operação é
chamada de triodo ou ôhmica. A equação simplificada que normalmente é usada para prever a corrente
de dreno nesta região é I d = W L µ Cox (Vgs − VT )Vds − Vds2 2  , onde µ é a mobilidade dos elétrons e
Cox a capacitância por unidade de área na região de Gate. A corrente I d é determinada pela diferença
de potencial Vds sobre o canal e a resistividade do mesmo.
Fig. 1.4: MOSFET polarizado na região de triodo.
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O aumento da tensão Vds eleva o campo elétrico existente entre Dreno e Gate, reduzindo o
potencial na superfície do substrato, logo abaixo do Gate. Com isto, o canal vai estreitando-se nas
proximidades do Dreno, até que é totalmente estrangulado (“pinch off”), conforme a Fig. 1.5. Neste
momento, a corrente I d não depende mais de Vds , e diz-se que o MOSFET está saturado. O
estrangulamento do canal ocorre quando a tensão entre Gate e Dreno é menor que a de threshold ou
seja, Vgd < VT . Como Vgd = Vgs − Vds , pode-se determinar a tensão Vds = Vsat a partir da qual o
MOSFET entra na região de saturação ou seja,
Vgd < VT → Vgs − Vds < VT → Vds > Vgs − VT → Vsat = Vgs − VT .
O MOSFET passa a atuar como uma fonte de corrente controlada pela tensão Vgs . A equação
simplificada que descreve a corrente de Dreno nesta região é I d = W L µ Cox (Vgs − VT ) 2 .
2
Fig. 1.5: MOSFET na região de saturação.
• Região de corte: Vgs ≤ 0
Id = 0
• Região de inversão fraca: 0 < Vgs < VT
(
q Vgs −VT
I d = I d 0e
ns kT
) −1
(1.1)
onde
Id 0 = k p
Vds2 
W  ns kT
V
−
ds

 , para Vgd ≥ VT
2 
L q
(1.2)
e
2
Id 0
k p W  ns kT 
=

 , para Vgd < VT
2 L q 
(1.3)
Obs: A constante ns é conhecida como coeficiente de emissão, e é um parâmetro de processo. Como
nesta região de operação I d é basicamente a corrente de saturação dos diodos Dreno-Substrato e
Source-Substrato, sua intensidade depende da profundidade X j das difusões de Source e Dreno,
conforme apresentado na Fig. 1.6. Portanto, ns tem dependência de X j em sua formulação.
• Região de triodo: Vgs ≥ VT , Vgd ≥ VT ou Vds ≤ Vsat , onde Vsat = Vgs − VT
Id =
V2 
W 
k p (Vgs − VT )Vds − ds 
2 
L 
• Região de saturação: Vgs ≥ VT , Vgd < VT ou Vds > Vsat , onde Vsat = Vgs − VT
7
(1.4)
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Id =
2
W kp
Vgs − VT )
(
L 2
(1.5)
Fig. 1.6: Profundidade X j das difusões de Source e Dreno.
1.1.2 Efeito de Corpo
Quando uma tensão positiva Vsb é aplicada entre o Source e o Substrato, a região de depleção em
torno do Source aumenta, conforme a Fig. 1.7, aumentando também a tensão VT necessária para
formar o canal. Esta modulação na tensão de threshold, devida a Vsb , é conhecida como “efeito de
corpo”, e é expressa pela equação 1.6, onde VFB é a tensão de banda plana, Φ F é o potencial de Fermi
e γ é uma constante do processo de fabricação.
VT = VFB + 2Φ F + γ 2Φ F + Vsb
(1.6)
Fig. 1.7: Efeito de corpo.
1.1.3 Modulação de Canal
Quando ocorre o “pinch-off” (estrangulamento), a região de depleção invade o canal, diminuindo
seu comprimento efetivo, conforme indicado na Fig. 1.8. A diferença de potencial ao longo do canal
permanece Vsat , de forma que a corrente de Dreno passa a depender da resistência do canal resultante
I d = Vsat Rcanal . Pode-se estimar a corrente I d pela equação 1.5 substituindo-se L pelo seu valor
efetivo Lef = L − ∆L . Obtém-se então
Id =
2
W kp
Vgs − VT )
(
L − ∆L 2
(1.7)
A tensão sobre a região de depleção é ∆V = Vds − Vsat e a parcela ∆L podem ser estimadas pela
equação 1.8, onde q é a carga do elétron, ε á a constante dielétrica do óxido de silício e N A é a
concentração da dopagem do substrato.
∆L =
2ε
(Vds − Vsat )
qN A
Manipulando a equação 1.7 obtém-se
8
(1.8)
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Id =
2
2
W kp
W kp
L
Vgs − VT ) =
Vgs − VT )
(
(
L − ∆L 2
L 2
L − ∆L
(1.9)
Através da equação 1.8 e considerando ∆L L , o termo L ( L − ∆L ) pode ser aproximado por
L
1
∆L
=
≅ 1+
=1+
L
∆
L − ∆L 1 −
L
L
2ε
(Vds − Vsat ) = 1 +
L qN A
2
2ε
L qN A
2
(Vds − Vsat )
(1.10)
Uma aproximação rude para a equação 1.10 , mas muito utilizada para cálculos manuais, é
L
≅ 1+
L − ∆L
2ε
L qN A
2
(Vds − Vsat ) ≅ 1 + λVds
(1.11)
O parâmetro λ é uma constante que pode ser calculada empiricamente por
λ≅
107
L NA
(1.12)
onde L é medido em mícron e N A é a concentração da dopagem por centímetro cúbico.
Das equações 1.9 e 1.11, a corrente I d é melhor representada por
Id =
2
W kp
Vgs − VT ) (1 + λVds )
(
L 2
(1.13)
Verifica-se uma resistência finita entre Dreno e Source, na região de saturação, ditada pelo
parâmetro λ . Deve-se ter em mente que a tensão de threshold VT depende de Vsb , conforme previsto
pela equação 1.6.
Fig. 1.8: Modulação de canal.
A Tabela 1.1 resume a corrente de Dreno para cada região de trabalho do MOSFET. Na Fig. 1.9
(a) e (b) são mostradas as formas das Curvas DC de um transistor MOSFET de canal N para os casos
sem e com modulação de canal respectivamente. Os gráficos da Fig. 1.10 (a) e (b) são simulações das
curvas DC para transistores de canal longo ( L = 50µ m ) e curto ( L = 1µ m ) respectivamente. Observe
que a corrente de Dreno sofre uma pequena inclinação na região de saturação, representando a
resistência finita entre Dreno e Source. Este efeito é muito menor para o transistor de canal longo.
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Tabela 1.1: Características DC do MOSFET de canal N.
REGIÃO DE OPERAÇÃO
CONDIÇÃO
CORRENTE DE DRENO
CORTE
Vgs ≤ 0
Id = 0
(
0 < Vgs < VT
INVERSÃO FRACA
Vgd ≥ VT
q Vgs −VT
I d = I d 0e
Id 0 = k p
Vgd < VT
Id 0
ns kT
) −1
V2 
W  ns kT
Vds − ds 

2 
L q
k p W  ns kT 
=


2 L q 
2
Vgs ≥ VT , Vgd ≥ VT ou
TRIODO
Vds ≤ Vsat , onde
Vsat = Vgs − VT
Id =
V2 
W 
k p (Vgs − VT )Vds − ds 
2 
L 
Id =
2
W kp
Vgs − VT ) (1 + λVds )
(
L 2
Vgs ≥ VT , Vgd < VT ou
SATURAÇÃO
Vds > Vsat , onde
Vsat = Vgs − VT
k p = µ Cox
VT = VFB + 2Φ F + γ 2Φ F + Vsb
(a)
(b)
Fig. 1.9: Curvas DC do transistor MOFET de canal N: a) Sem o efeito da modulação de canal
(resistência de saída infinita); b) com o efeito da modulação de canal (resistência de saída finita).
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1.2mA
0.8mA
0.4mA
0A
0V
ID(M1)
1.0V
2.0V
3.0V
4.0V
5.0V
3.0V
4.0V
5.0V
V_Vds
(a)
500uA
250uA
0A
0V
ID(M2)
1.0V
2.0V
V_Vds
(b)
Fig. 1.10: Curvas DC do MOSFET: a) Canal longo, W = 100 µ m e L = 50µ m ; b) Canal curto,
W = 2 µ m e L = 1µ m .
11
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1.1.4 MOSFET de Canal P
G
S
D
B
Fig. 1.11: Transistor MOSFET de canal P.
1.1.5 Características DC
As equações que descrevem o comportamento DC do transistor de canal P são as mesmas
empregadas para o de canal N. Neste caso, as tensões VT , Vgs , Vds e Vsb são negativas, e a corrente I d
é positiva mas no sentido Source-Dreno.
• Região de corte: Vgs ≥ 0
Id = 0
• Região de inversão fraca: VT < Vgs < 0
(
− q Vgs −VT
I d = I d 0e
ns kT
) −1
(1.14)
onde
I d 0 = −k p
V2 
W  ns kT
Vds + ds  , para Vgd ≤ VT

2 
L q
(1.15)
e
2
Id 0
k p W  ns kT 
=

 , para Vgd > VT
2 L q 
(1.16)
• Região de triodo: Vgs ≤ VT , Vgd ≤ VT ou Vds ≥ Vsat , onde Vsat = Vgs − VT
Id =
V2 
W 
k p (Vgs − VT )Vds − ds 
2 
L 
(1.17)
• Região de saturação: Vgs ≤ VT , Vgd > VT ou Vds < Vsat , onde Vsat = Vgs − VT
Id =
2
W kp
Vgs − VT )
(
L 2
(1.18)
1.1.6 Efeito de Corpo
Os resultados são os mesmos obtidos para o MOSFET de canal N, mas que Φ F e Vsb são
negativos, é comum representá-los em módulo, conforme a equação 1.19.
VT = VFB − 2Φ F − γ
12
2Φ F + Vsb
(1.19)
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1.1.7 Modulação de Canal
As fórmulas tem a mesma forma que no caso do MOSFET tipo N, mas lembrando que Vds é
negativo, conforme a equação 1.21.
λ≅
Id =
107
(1.20)
L NA
2
W kp
Vgs − VT ) (1 + λVds )
(
L 2
(1.21)
A Tabela 1.1 resume as equações que modelam o MOSFET de canal P nas várias regiões de
operação.
Tabela 1.2: Curvas DC do MOSFET de canal P.
REGIÃO DE OPERAÇÃO
CONDIÇÃO
CORRENTE DE DRENO
CORTE
Vgs ≤ 0
Id = 0
(
0 < Vgs < VT
INVERSÃO FRACA
Vgd ≥ VT
q Vgs −VT
I d = I d 0e
Id 0 = k p
Vgd < VT
Id 0
ns kT
) −1
V2 
W  ns kT
Vds − ds 

2 
L q
k p W  ns kT 
=


2 L q 
2
Vgs ≥ VT , Vgd ≥ VT ou
TRIODO
Vds ≤ Vsat , onde
Vsat = Vgs − VT
Id =
V2 
W 
k p (Vgs − VT )Vds − ds 
2 
L 
Id =
2
W kp
Vgs − VT ) (1 − λVds )
(
L 2
Vgs ≥ VT , Vgd < VT ou
SATURAÇÃO
Vds > Vsat , onde
Vsat = Vgs − VT
k p = µ Cox
VT = VFB − 2Φ F − γ
2Φ F + Vsb
1.2 Tecnologia CMOS
A tecnologia CMOS consiste basicamente da implementação dos transistores MOSFET tipos N
(NMOS) e P (PMOS) em um mesmo substrato de silício. Tomando como exemplo um processo de
fabricação tipo N ou seja, os transistores NMOS são implementados diretamente no substrato P, para
que seja possível implementar os transistores PMOS, é necessário criar um poço tipo N (substrato),
conforme mostrado na Fig. 1.12.
A implementação de transistor sobre poço possui vantagens e desvantagens. Como aspecto
positivo, é possível implementar cada PMOS em poços separados, de forma que o terminal de Source
seja conectado ao poço (substrato), conforme a Fig. 1.13 (a), e desta forma evita-se o efeito de corpo.
Se o mesmo procedimento for aplicado aos transistores NMOS, obrigará todos os terminais de Source
serem comuns. Como aspecto negativo, pode-se citar a elevada capacitância entre poço e substrato,
para o PMOS.
13
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Fig. 1.12: Processo CMOS com poço N.
(a)
(b)
Fig. 1.13: Transistores MOS com terminas de Source e Dreno conectados: a) PMOS; b) NMOS.
1.3 Capacitâncias dos transistores MOSFET
Na Fig. 1.14 estão representadas as capacitâncias dos transistores MOS para um processo tipo N.
Os capacitores parasitas são basicamente os mesmos para o NMOS e o PMOS, sendo que para o
último existe o capacitor de poço para substrato Cwb .
Os capacitores parasitas são muito dependentes da polarização, e conseqüentemente da região de
operação. Como exemplo, considere o transistor NMOS. Na região de corte Vgs < VT , as cargas
negativas acumuladas no Gate atraem buracos para a região do canal, reforçando sua condutividade.
Identifica-se uma capacitância entre Gate e substrato C gb que depende da área efetiva do Gate e de sua
sobreposição sobre o substrato X ov , conforme mostrado na Fig. 1.15 (a). Verificam-se também as
capacitâncias entre Gate e Source C gs e Gate e Dreno C gd , devidas às sobreposições das difusões n+
( ∆L ), conforme a Fig. 1.15 (b). As junções Source-Substrato e Dreno-Substrato formam diodos
polarizados reversamente e portanto identificam-se duas capacitâncias de depleção Cdb e Csb .
Durante a inversão fraca 0 < Vgs < VT , devido à região de depleção no canal, a capacitância C gb
reduz muito seu valor, sendo dependente basicamente da sobreposição do Gate com o substrato. Os
capacitores C gs , C gd , Cdb e Csb não sofrem alterações apreciáveis.
Na região de triodo, forma-se um capacitor C gc entre Gate e canal que se divide igualmente entre
o Source e Dreno C gs = C gd = C gc 2 . Os demais capacitores não se alteram.
Ao entrar na saturação, a região de depleção formada ao redor do Dreno, devido ao
estrangulamento do canal, reduz drasticamente a capacitância C gd , que passa a depender da
sobreposição entre Gate e Dreno. O canal passa a ser uma extensão somente do Source e portanto, Cgs
aumenta. Os demais capacitores não alteram seus valores.
A Tabela 1.3 resume as equações que descrevem as capacitâncias parasitas, enquanto a Fig. 1.16
mostra o gráfico da variação dos capacitores com a polarização. Note que embora as capacitâncias de
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junção Csb e Cdb tenham sido consideradas constantes, elas variam com as dimensões do Source e do
Dreno, como também da tensão reversa aplicada às junções Source-Substrato e Dreno-Substrato.
Por analogia estende-se esta análise aos transistores PMOS, sendo que este último possui uma
capacitância de junção Poço-Substrato Cwb .
Fig. 1.14: Capacitâncias dos transistores MOSFET.
(a)
(b)
Fig. 1.15: Capacitâncias de sobreposição do Gate: a) Sobre Dreno e Source; b) Sobre o substrato.
15
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Tabela 1.3: Equações dos capacitores parasitas.
CORTE
INVERSÃO FRACA
TRIODO
SATURAÇÃO
C gd
C gdoW
C gdoW
1
C gdoWLef Cox + C gdoW
2
C gdoW
Cdb
Cdj
Cdj
Cdj
Cdj
C gb
CoxWLef + C gbo L
C gbo L
C gbo L
C gbo L
C gs
C gsoW
C gsoW
1
C gsoWLef Cox + C gsoW
2
2
C gsoWLef Cox + C gsoW
3
Csb
Csj
Csj
Csj
Csj
C gbo é a capacitância de sobreposição Gate-Substrato por comprimento de canal.
C gdo é a capacitância de sobreposição Gate-Dreno por largura de canal.
C gso é a capacitância de sobreposição Gate-Source por largura de canal.
Csj e Cdj são as capacitâncias das junções Source-Substrato e Dreno-Substrato.
Cox é a capacitância por unidade de área do Gate.
Fig. 1.16: Gráfico de variação dos capacitores parasitas no NMOS em função da polarização.
1.4 Análise de Pequenos Sinais (AC)
A análise de pequenos sinais é uma ferramenta muito útil no projeto de circuitos integrados (CI)
analógicos, principalmente no estudo do comportamento em altas freqüências, na análise de
estabilidade e ruído. Os transistores NMOS e PMOS possuem o mesmo modelo AC e portanto, será
estudado somente o transistor NMOS, e na configuração Source comum.
Considere o circuito da Fig. 1.17. Na região de saturação tem-se
Id =
2
W kp
Vgs − VT ) (1 + λVds )
(
L 2
e
VT = VFB + 2Φ F + γ 2Φ F + Vsb
Conforme pode ser visto, Vbs = −Vsb e portanto,
16
(1.22)
Material não disponível para publicação
VT = VFB + 2Φ F + γ 2Φ F − Vbs
(1.23)
Pode-se calcular a variação de pequenos sinais da corrente de Dreno id por
id =
∂I d
∂I
∂I
vgs + d vds + d vbs
∂Vgs
∂Vds
∂Vbs
ou de forma equivalente
id = gmvgs + Gds vds + gmb vbs
onde gm =
∂I d
∂I
∂I
, Gds = d e gmb = d .
∂Vgs
∂Vds
∂Vbs
Id
D
G
Vds
S
Vgs
Vbs
Fig. 1.17: Configuração Source comum.
• Cálculo de gm
gm =
∂I d
W
= k p (Vgs − VT ) (1 + λVds )
L
∂Vgs
(1.24)
2I d
(Vgs − VT )
(1.25)
De forma equivalente, tem-se
gm =
ou
gm =
2 I d k pW (1 + λVds )
L
(1.26)
• Cálculo de Gds
Gds =
kp W
2
∂I d
=λ
Vgs − VT )
(
2 L
∂Vds
(1.27)
pode-se considerar com boa aproximação que
Gds = λ I d
• Cálculo do gmb
Pela regra da cadeia, tem-se que
gmb =
∂I d
∂I ∂VT
= d
∂Vbs ∂VT ∂Vbs
Usando as equações 1.22 e 1.23 tem-se
17
(1.28)
Material não disponível para publicação
gmb = γ
k p W (Vgs − VT ) (1 + λVds )
Id
1
γ
γ
gm
=
=
2 L
2Φ F − Vbs
2Φ F − Vbs (Vgs − VT ) 2 2Φ F − Vbs
(1.29)
ou de forma mais sintética
gmb = η gm
(1.30)
1
γ
2 2Φ F − Vbs
(1.31)
onde
η=
A análise para os transistores PMOS é idêntica, bastando empregar as equações da Tabela 1.2. A
Tabela 1.4 resume os parâmetros de pequenos sinais.
Tabela 1.4: Parâmetros de pequenos sinais dos transistores NMOS e PMOS.
NMOS
gm
PMOS
2 I d k pW (1 + λVds )
2I d
ou
(Vgs − VT )
L
2I d
ou
Vgs − VT
2 I d k pW (1 − λVds )
L
Gds
λ Id
λ Id
gmb
η gm
η gm
η
1
γ
2 2Φ F − Vbs
1
2
γ
2Φ F + Vbs
1.4.1 Modelo Para Altas Freqüências
De posse dos parâmetros de pequenos sinais e das capacitâncias parasitas, obtém-se o modelo da
Fig. 1.18 para altas freqüências.
Id
Cgd
G
D
Cgs
gmVgs
Gds
gmbVbs
S
S
Cgb
Cdb
Csb
B
Fig. 1.18: Modelo de altas freqüências.
Ex: O circuito abaixo é um amplificador Source comum cuja carga é uma fonte de corrente ideal.
Nesta situação, o amplificador apresenta o maior ganho possível. Analise o circuito com respeito ao
ganho DC e AC.
18
Material não disponível para publicação
vo
vin
Id
Vgs
Substituindo o circuito pelo modelo de pequenos sinais tem-se
Cgd
iin
vo
vin
gm vin
Cgs
Cgb
Cdb
Gds
Aplicando-se a lei dos nós ao circuito tem-se
( vo − vin ) sCgd + gmvin + vo sCdb + voGds = 0
cuja solução para vo vin é
vo gm
=
vin Gds
s
C gd
−1
gm
( Cgd − Cdb )
s
Gds
+1
O ganho em baixas freqüências é dado por
vo
gm
=−
=−
vin
Gds
Usando a aproximação λ ≅ 107
(L
2I d
(Vgs − VT )
λ Id
=−
2
λ (Vgs − VT )
)
N A , obtém-se
2 NA L
vo
=− 7
vin
10 (Vgs − VT )
(1.32)
A freqüência de corte é dada por
ωc =
Gds
C gd + Cdb
Assumindo a constante C j como sendo a capacitância da difusão de Dreno por largura de canal, de tal
forma que Cdb = WC j , e utilizando as equações da Tabela 1.3, tem-se para a freqüência de corte
107 k p (Vgs − VT )
λ k p (Vgs − VT )
λ Id
ωc =
=
=
W ( C gdo + C j )
L ( C gdo + C j )
N A L2 ( C gdo + C j )
2
2
(1.33)
Verifica-se que para a mesma polarização (Vgs − VT ) , o ganho DC não depende (em primeira
análise) da largura do canal W , mas sim do comprimento L . A freqüência de corte é extremamente
19
Material não disponível para publicação
dependente do L e como regra, para aumentá-la (tornar o amplificador mais rápido) deve-se reduzir o
L e aumentar a tensão (Vgs − VT ) .
Outro parâmetro importante é a freqüência de transição ωT , onde o ganho de corrente é unitário
id iin = 1 , e considera-se que o transistor não atua mais como elemento ativo. A corrente id é
calculada com base no circuito abaixo
Cgd
id
vin
gm vin
iin
Cgs
Cgb
Cdb
Gds
Aplicando as equações de nós ao circuito, tem-se o sistema
iin = s ( Cgs + Cgb + Cgd ) vin

id = gmvin − sCgd vin
cuja solução para id iin é
id
gm
=−
iin
( Cgs + Cgb + Cgd )
s
C gd
gm
s
−1
Fazendo a substituição s = jω e forçando a condição id iin = 1 , obtém-se para ωT
ωT =
gm
(C
2
+ C gb + C gd ) − C gd
2
gs
≅
gm
C gs
Empregando a equação 1.24 e a Tabela 1.3, obtém-se
ωT =
3k p (Vgs − VT ) (1 + λVds )
2 L2Cox
onde também se verifica uma forte dependência com o comprimento de canal L .
1.5 Layout dos Transistores
A forma trivial de desenhar o transistor é como na Fig. 1.19. Entretanto, para transistores muito
largos, não é um bom procedimento de projeto, pois normalmente ocorrem variações no processo de
fabricação como gradiente de processo e imperfeições nas máscaras. Outro problema comum é o
gradiente de temperatura, que ocorre quando o CI possui uma fonte localizada de calor (um estágio de
potência por exemplo) provocando uma variação de temperatura ao longo da pastilha. Isto pode
promover variações nos parâmetros elétricos do transistor ao longo de suas dimensões. Deve-se tentar
usar a forma mais próxima possível do quadrado.
20
Material não disponível para publicação
Fig. 1.19: Layout para o transistor NMOS.
Em um array de dispositivos, uma regra prática diz que, quando se deseja um bom casamento,
deve-se evitar distâncias maiores que 50µ m entre os dispositivos casados.
No caso de transistores, pode-se construí-los pela associação de N transistores menores em paralelo
(interdigitados), com larguras W N conforme a Fig. 1.20. O layout é mostrado na Fig. 1.21. onde se
verifica que o transistor é mais compacto, ocupando uma área mais uniforme. Outro fator importante é
a diminuição das áreas efetivas de Dreno e Source, que leva a uma redução das capacitâncias Cdb e
Csb , melhorando a resposta em freqüência. Neste exemplo, considerando Ad e As as áreas de Dreno e
Source do transistor sem interdigitação, as novas áreas após a interdigitação serão A'′d = 3 Ad 4 e
A'′s = As 2 .
G
W = 1u
L = 1u
G
D
W = 4u
L = 1u
D
S
W = 1u
L = 1u
S
D
W = 1u
L = 1u
D
S
W = 1u
L = 1u
S
D
S
S
B
B
D
Fig. 1.20: Transistor interdigitado.
Fig. 1.21: Layout do transistor interdigitado.
1.5.1 Layout Para transistores PMOS com Poço N
Os transistores PMOS são construídos da mesma forma que os NMOS, mas deve-se considerar o
poço N, conforme a Fig. 1.22. Neste caso, pode-se ter o poço suspenso, conectado ao Source (evitando
o efeito de corpo), ou conectado ao Vdd . No primeiro caso, arca-se com o ônus de uma capacitância
parasita Source-Substrato muito grande. É altamente recomendável que o poço seja circundado por um
21
Material não disponível para publicação
anel de guarda polarizado, de forma a evitar o latchup1. Os transistores PMOS com poço N também
devem ser interdigitados, sempre que possível.
Fig. 1.22: Layout para o transistor PMOS com poço N.
2. Resistores
Os resistores integrados são implementados usando-se a resistência de superfície de algum material
(METAL, POLY ou DIFUSÃO).
Dado um material com forma quadrada, sua resistência é sempre a mesma, independente da área, e
definida pela constante R, . A Fig. 2.1 elucida esta propriedade. Portanto, um resistor R retangular,
com dimensões L e W possui resistência
R=
L
R,
W
(2.1)
Fig. 2.1: Resistência por quadrado de um material.
2.1 Formas de Implementação dos Resistores
As estruturas apresentadas a seguir consideram substrato tipo P e poço N, embora as formas se
aplicam também ao oposto.
1
Curto-circuito da fonte de alimentação, devido ao disparo de transistores parasitas no substrato.
22
Material não disponível para publicação
2.1.1 Resistor de Difusão N
O resistor é implementado por uma região de difusão n+ com dimensões L e W , e o valor
calculado pela equação 2.1. Neste caso, as resistências obtidas são baixas, devido à alta condutividade
da difusão n+. Este tipo de resistor é muito suscetível a ruídos do substrato, e seu valor é dependente
da polarização (não linear).
Fig. 2.2: Resistor de difusão n+.
2.1.2 Resistor de Difusão p+ Sobre Poço N Polarizado
Este tipo de resistor é essencialmente o mesmo que o anterior, mas conta com uma blindagem
extra, que é o poço N.
Fig. 2.3: Resistor de difusão p+ sobre poço N polarizado.
2.1.3 Resistor de Poço N
Este tipo de resistor é utilizado quando se deseja altas resistências ( kΩ ), devido à baixa
condutividade do poço. Entretanto, é muito suscetível a ruídos transmitidos por acoplamento entre
poço e substrato. O mesmo princípio se aplica ao processo com poço P.
Fig. 2.4: Resistor sobre de N.
2.1.4 Resistor de Poço Estrangulado (“Pinched Well”)
Este resistor possui uma difusão p+ em cima do poço, que o torna estrangulado, forçando a corrente
a passar por dentro do poço. Como a parte condutiva possui altura menor, este resistor apresenta
resistência maior que o anterior. Obtém-se também uma substancial redução do ruído flicker ( 1 f ),
essencialmente gerado na superfície do substrato. Esta configuração também sofre com ruídos
transmitidos por acoplamento de poço com substrato.
23
Material não disponível para publicação
Fig. 2.5: Resistor de poço estrangulado.
2.1.5 Resistor de Polysilício Sobre Substrato
Esta implementação utiliza-se da resistência de superfície do polysilício (POLY). Como a camada
de POLY está afastada do substrato, o ruído por acoplamento é menor. As resistências obtidas para R,
são da ordem das dezenas de ohms. Estes resistores são bastante lineares e muito pouco de pendentes
da tensão de polarização.
Fig. 2.6: Resistor de POLY sobre substrato.
2.1.6 Resistor de Polysilício Sobre Poço Polarizado
Esta implementação é basicamente a mesma que a anterior, mas o resistor encontra-se sobre poço
polarizado, que funciona como blindagem. Esta é a forma preferida para implementação de resistores.
Fig. 2.7: Resistor de POLY sobre poço polarizado.
2.1.7 Resistor de POLY2 Sobre Difusão p+ e Poço N
Esta forma é um aprimoramento do anterior, pois utiliza uma difusão p+ sob a placa resistiva,
oferecendo uma blindagem extra. Neste caso é utilizada a camada de POLY2, por estar mais afastada
da difusão p+, o que ajuda a reduzir a capacitância parasita.
24
Material não disponível para publicação
Fig. 2.8: Resistor de POLY2 sobre difusão p+ e poço N.
Pode-se obter uma blindagem superior, depositando uma camada de METAL2, conectada ao terra
do circuito, sobre a placa de POLY2. Desta forma, o resistor fica encapsulado.
Fig. 2.9: Resistor de POLY2 sobre difusão p+ e poço N, com blindagem de METAL2 no topo.
2.2 Erros na Construção dos Resistores
As variações do resistor em torno de seu valor nominal se devem basicamente aos erros associados
à geometria e às alterações das constantes físicas que determinam a resistividade do material.
Os principais erros de geometria são:
• Undercut - Corrosão lateral por baixo da máscara, que modifica as dimensões W e L .
Fig. 2.10: Undercut.
• Boundary Mismatch - A corrosão não se faz igual, devido às distâncias diferentes entre as
máscaras.
Fig. 2.11: Boundary mismatch.
• Difusão Lateral - A difusão estende-se por baixo do óxido de silício, aumentando a superfície do
resistor. Este erro afeta essencialmente os resistores n+, p+, N-Well e P-Well.
25
Material não disponível para publicação
Fig. 2.12: Difusão lateral.
Os erros associados às alterações de resistividade mais comuns são:
• Defeitos na Rede Cristalina.
• Stress - O stress na superfície do chip, causado pelo encapsulamento, altera o valor da resistividade.
• Temperatura - A resistividade depende da temperatura, e mais grave ainda, do gradiente térmico.
Este último provoca erros nas relações de resistores.
2.3 Layout Para Resistores
A Fig. 2.13 apresenta um layout muito usado para a implementação de resistores de POLY sobre
poço polarizado, conforme esquematizado na Fig. 2.7. Chama-se atenção para a estrutura dummy de
POLY, usada para manter o equilíbrio geométrico (simetria) do resistor. Deve-se observar também o
anel de polarização do substrato P ao redor do poço, que atua como uma blindagem extra.
Fig. 2.13: Layout para resistores de POLY sobre poço polarizado.
Quando se tem razões de resistores, deve-se optar pela configuração interdigitada e em centróide
comum, sempre que possível. A configuração em centróide comum será abordada em detalhes na
seção referente ao projeto de capacitores. Desta forma, minimiza-se o erro relativo provocado pelo
gradiente de processo. Este tema será melhor abordado na seção relativa aos capacitores. A Fig. 2.14
apresenta uma configuração para dois resistores.
26
Material não disponível para publicação
Fig. 2.14: Array de dois resistores.
27
Material não disponível para publicação
3. Capacitores
Os capacitores integrados são os elementos de maior precisão relativa disponíveis. Os capacitores
são formados por placas paralelas, cujo espaçamento é bem controlado, e os valores dados por:
C = CoxWL + C p P
(3.1)
onde
Cox =
ε
é a capacitância por unidade de área.
tox
P é o perímetro.
C p é a capacitância por unidade de comprimento.
Fig. 3.1: capacitor de placas paralelas.
3.1 Tipos de Capacitores
3.1.1 Capacitor de POLY Sobre Difusão
Este capacitor é simplesmente uma placa de POLY1, com dimensões definidas, sobre difusão n+
ou p+. Esta estrutura é muito sensível ao ruído no substrato, e apresenta capacitância não linear,
dependente da tensão de polarização.
Fig. 3.2: Capacitor de POLY sobre difusão.
3.1.2 Capacitor de POLY2 sobre POLY1 sobre Poço Polarizado
Esta é a forma preferida para implementar os capacitores, pois a capacitância é linear, e o poço
polarizado atua como blindagem. No esquema da Fig. 3.3, o poço é polarizado em Vdd .
28
Material não disponível para publicação
Fig. 3.3: Capacitor de POLY2 sobre POLY1 sobre poço polarizado.
3.2 Modelo dos Capacitores
Todo capacitor apresentará uma capacitância entre placas ( C ), outra entre a placa inferior e
substrato ( C pb ) e outra entre a placa superior e o substrato ( C pt ), conforme a Fig. 3.4. C pt
normalmente pode ser negligenciada, pois é muito menor que C . No caso dos capacitores de POLY
sobre difusão C pb é não linear, mas é pequeno quando comparado a C . Para os capacitores de PLOY1
sobre POLY2 C pb está sobre óxido grosso, e seu valor é pequeno quando comparado a C .
C
Botton
Top
Cpb
Cpt
Substrato
Fig. 3.4: Modelo dos capacitores.
3.2.1 Precisão dos Capacitores
Conforme mostrado anteriormente, o valor da capacitância é dado por C = CoxWL + C p P . Para o
cálculo da precisão serão feitas as considerações: a parcela da capacitância correspondente ao
perímetro será desprezada por ser consideravelmente menor que a parcela da área; os erros associados
a Cox , W e L são estatisticamente independentes; os desvios padrões são muito menores que os
valores médios ou seja, σ C2ox Cox 1 , σ W2 W 1 e σ L2 L 1 . Desta forma, tem-se C = CoxWL e o
valor médio
C = CoxWL
(3.2)
Calculando a variação de C em torno de seu valor médio tem-se
∂C
∂W
∂L
∆Cox +
∆W +
∆L
∂Cox
∂W
∂L
(3.3)
∆C = WL ∆Cox + Cox L ∆W + CoxW ∆L
(3.4)
∆C =
ou
A variação relativa é dada por
29
Material não disponível para publicação
∆C ∆Cox ∆W ∆L
=
+
+
C
Cox
W
L
(3.5)
Calculando o valor esperado de ( ∆C C ) tem-se
2
2
  ∆C
  ∆C  2 
∆W ∆ L  
ox
E 
+
+
 
  = E 
W
L  
 Cox
 C  

(3.6)
que para variáveis estatisticamente independentes, é equivalente a
  ∆C  2 
  ∆C  2 
  ∆W  2 
  ∆L  2 
ox
E 
  + E 
  = E 
  + E 
 
 Cox  
 C  
 W  
 L  
(3.7)
Sendo ∆Cox , ∆W e ∆L variações em torno dos valores médios, obtém-se finalmente
2
σ C2 σ Cox σ W2 σ L2
=
+
+
C 2 Cox2 W 2 L2
(3.8)
Os erros em Cox são em geral causados por impurezas e danos associados ao óxido, stress e
temperatura, enquanto ∆W e ∆L são devidos ao undercut.
Um cuidado especial deve ser tomado ao projetar capacitores onde a razão entre eles é importante.
Devido ao undercut, a área efetiva se torna menor, conforme a Fig. 3.5.
Fig. 3.5: Erros nas dimensões devido ao undercut.
Considerando um erro tendencioso para W e L ou seja, ∆W = ∆L = ∆x tem-se que
A′ = W ′L′ = (W − ∆x )( L − ∆x ) = WL − ∆x (W + L ) + ∆x 2
(3.9)
Como ∆x 2 é um erro de segunda ordem, pode ser desprezado. A área resultante é finalmente
A′ = WL − ∆x (W + L ) = A −
P∆x
2
(3.10)
ou
 P ∆x 
A′ = A 1 −

A 2 

(3.11)
Quando se deseja estabelecer uma razão precisa entre capacitores, C1 C2 = A1 A2 , mesmo sob o
efeito do undercut, C1′ C2′ = A1′ A2′ , deve-se tomar o cuidado de fazer a razão perímetro-área ( P A )
constante nos dois capacitores. A melhor forma de realização é implementar os capacitores pela
30
Material não disponível para publicação
associação de capacitâncias menores (ditas unitárias). Desta forma, mantém-se a razão entre as áreas, e
também entre os perímetros, conservando as relações entre as capacitâncias de área e perímetro
constantes. Entretanto, este procedimento não permite realizar qualquer relação de capacitores, pois
está restrita a frações de números inteiros. Mas mesmo assim, deve-se usar o maior número possível de
elementos iguais.
Ex: Dois capacitores de POLY1 sobre POLY2 são construídos com as dimensões 10 × 10 µ m e
20 × 20 µ m respectivamente. O undercut é de 0.2 µ m com σ W = σ L = 0.04µ m . A capacitância por
unidade de área é Cox = 1.68 fF µ m 2 . Calcule as capacitâncias efetivas e os erros.
1º) As áreas nominais são:
A1 = 10 × 10 µ m 2 = 100 µ m 2
A2 = 20 × 20 µ m 2 = 400 µ m 2
As áreas efetivas são:
A1′ = (10 − 0.2 − 0.2 ) × (10 − 0.2 − 0.2 ) µ m 2 = 92.16 µ m 2
A2′ = ( 20 − 0.2 − 0.2 ) × ( 20 − 0.2 − 0.2 ) µ m 2 = 384.16 µ m 2
Os capacitores efetivos e nominais são:
C1′ = 154.8 fF
C2′ = 645.4 fF
C1 = 168 fF
erro = −8%
C2 = 672 fF
erro = −4%
2º) Tolerância:
σ C21′
C1′
2
=
σ w21
W1′
2
+
σ L21
 1
1 
= σ x2  2 + 2 
L′
L1′ 
 W1′
2
1
σ C1′
 1
1 
= σ x2  2 + 2  = 0.59%
C1′
L1′ 
 W1′
σ C2′
 1
1 
= σ x2  2 + 2  = 0.29%
C2′
L2′ 
 W2′
3.2.2 Erro nas Razões de Capacitores
Conforme estudado no exemplo anterior, o erro de undercut possui uma componente tendenciosa e
outra completamente aleatória. Numa razão de capacitores, o erro tendencioso pode ser compensado
mantendo a razão entre perímetro e área constante entre os capacitores, conforme a equação 3.11. Para
o cálculo da precisão na razão de dois capacitores R = C1 C2 , serão feitas as considerações: os erros
associados a C1 e C2 são estatisticamente independentes; os desvios padrões são muito menores que
os valores médios ou seja, σ C21 C1 1 e σ C22 C2 1 . Desta forma, é razoável aproximar a função
1 C2 pelos dois primeiros termos da série de Taylor em torno do valor médio de C2 , obtendo-se
1
1 C2 − C2
=
−
C2 C2
C22
(3.12)
 1 C2 − C2 
C1
≅ C1 
−

C2
C22 
 C2
(3.13)
Obtém-se então para a razão
R=
31
Material não disponível para publicação
cujo valor esperado (médio) é
  1 C2 − C2   C1
R = E C1 
−
 =
C22   C2
  C2
(3.14)
O erro em torno de R pode ser estimado por
∆R =
∆C1 C1
∂R
∂R
∆C1 +
∆C2 =
−
∆C 2
C2 C22
∂C1
∂C2
(3.15)
e a tolerância calculada como
∆R ∆C1 ∆C2
=
−
R
C1
C2
(3.16)
Elevando a equação 3.16 ao quadrado e calculando o valor esperado obtém-se
2
2
σ R2 σ C1 σ C2
=
+
R 2 C12 C22
(3.17)
σ C21 σ C22
σR
=
+
R
C12 C22
(3.18)
cuja tolerância é
Quando os capacitores C1 e C2 são implementados pela associação de capacitâncias unitárias
C = CoxWef Lef ou seja, C1 = MC e C2 = NC , e considerando Cox idêntico para C1 e C2 , tem-se pela
equação 3.4 que
M
∆C1 = ∑ Cox Lef ∆Wi + CoxWef ∆Li
(3.19)
i =1
e
N
∆C2 = ∑ Cox Lef ∆Wi + CoxWef ∆Li
(3.20)
i =1
Assumindo que os erros ∆Wi e ∆Li são estatisticamente independentes, e que σ Wi = σ Li = σ x ,
elevando as equações 3.19 e 3.20 ao quadrado e calculando o valor esperado tem-se
σ C21 = MCox2 (Wef2 + Lef2 )σ x2
(3.21)
σ C22 = NCox2 (Wef2 + Lef2 )σ x2
(3.22)
e
Como C1 = MC = MCoxWef Lef e C2 = NC = NCoxWef Lef , pode-se calcular as tolerâncias de C1 e C2
por
σ C21
2
1
C
=
MCox2 (Wef2 + Lef2 ) σ x2
2
2
ox
2
ef
2
ef
M C W L
(W
=
+ Lef2
(W
+ Lef2
2
ef
2
ef
2
ef
MW L
)σ
2
x
(3.23)
)σ
2
x
(3.24)
e
σ C22
C
2
2
=
NCox2 (Wef2 + Lef2 )σ x2
2
2
ox
2
ef
2
ef
N C W L
=
2
ef
2
ef
2
ef
NW L
Utilizando as equações 3.18, 3.23 e 3.24 obtém-se finalmente para a tolerância da razão entre dois
capacitores
32
Material não disponível para publicação
Wef2 + L2ef
σR
=σx
R
Wef Lef
1
1
+
M N
(3.25)
É interessante observar que a tolerância tende para zero quando M e N tendem para infinito ou
seja, quanto maior o número de capacitores unitários mais precisa é a razão.
3.3 Layout dos Capacitores POLY1 Sobre POLY2
Neste tipo de capacitor, a placa de POLY1 deve ser maior que a de POLY2, de forma que a área
seja definida pela placa de POLY2. A melhor forma de implementação e colocar o contato no centro
da placa de POLY2, conforme a Fig. 3.6. Para evitar o acúmulo de cargas nas quinas do capacitor,
devido ao efeito de pontas, a placa de POLY2 deve possuir arestas em 135º.
Alguns processos exigem que, ao se colocar o contato no centro da placa de POLY2, a placa de
POLY1 deve ter um buraco exatamente abaixo do contato, conforme a Fig. 3.7. Desta forma, a área do
buraco deve ser subtraída do total, durante o cálculo da capacitância.
Fig. 3.6: Capacitor de POLY2 sobre POLY1 com contato no centro.
Fig. 3.7: Capacitor de POLY2 sobre POLY1 com contato no centro e buraco na placa de POLY1.
Outro procedimento muito empregado é colocar o contato fora da região de sobreposição das
placas. Isto é feito esticando-se uma tira de POLY2 para fora, conforme mostrado na Fig. 3.8. Um
problema comum à esta implementação é o erro na capacitância provocado pelo desalinhamento das
máscaras. Observa-se que a área correspondente à extensão x , da tira de POLY2 que se sobrepõe à
placa de POLY1, deve ser considerada no cálculo do capacitor. Caso haja um deslocamento horizontal
33
Material não disponível para publicação
da placa de POLY2, x pode aumentar ou diminuir, mudando o valor efetivo da área. Para resolver
este problema, mais três tiras são colocadas nos sentidos horizontais e verticais, no formato de catavento. Desta forma, deslocamentos horizontais e verticais na placa de POLY2 implicam em aumentos
e reduções equivalentes nas áreas sobrepostas pelas tiras, mantendo a área efetiva constante, e
conseqüentemente a capacitância.
Fig. 3.8: Capacitor de POLY2 sobre POLY1 com contato externo.
3.4 Distribuição Física dos Capacitores
Além dos erros provocados pela geometria, temos aqueles gerados por gradiente de processo e
temperatura, que alteram tendenciosamente as constantes físicas que determinam a capacitância. Desta
forma, quando se tem uma associação de capacitores unitários, estes podem ter valores diferentes
dependendo do posicionamento. Na implementação de uma razão de capacitores, estes erros podem
ser significativos. Uma forma de minimizar este efeito consiste em dispor os capacitores unitários
interdigitados e na configuração de centróide comum (mesmo cetro de massa). Nem sempre é possível
este procedimento, mas deve-se tentar chegar o mais próximo do ideal. O exemplo a seguir ilustra este
procedimento.
EX: Calcular o erro na razão de capacitores C1 C2 ( C1 = C2 ), das configurações abaixo. O gradiente
de processo na direção x é de 200 ppm µ m .
a) C1 e C2 são formados por dois capacitores unitários C . Entretanto, devido ao gradiente de
processo, tem-se dois conjuntos de capacitores unitários C e C ′ .
C1 = 2C
C2 = 2C ′ = 2 ( C + 0.02C ) = 2.04C
C1
= 0.98 → erro = 1.9%
C2
A razão ideal é C1 C2 = 1 , entretanto obtém-se C1 C2 = 0.98 com erro de 1.9% em relação ao
ideal.
b) Configuração em centróide comum.
34
Material não disponível para publicação
C1 = C + C ′
C2 = C + C ′
C1 C + C ′
=
= 1 → erro = 0
C2 C + C ′
Conclui-se que para um gradiente linear, o erro é zero quando se usa o centróide comum.
Entretanto, o gradiente de processo é em geral não linear. Desta forma, a interdigitação ajuda, pois
garante uma distância minimizada entre as componentes de C1 e C2 em grandes arrays.
3.5 Montagem do Capacitor
A montagem do capacitor é feita sobre um poço polarizado com anel de guarda e capacitores
dummy, para equilibrar geometricamente a estrutura, garantindo um undercut uniforme e uma
distribuição de linhas de campo elétrico idênticas nas componentes unitárias. A Fig. 3.9 ilustra este
procedimento.
C
B
C2=C
C1=C
A
Fig. 3.9: Array de capacitores.
Cada capacitor dummy deve ser metade de um real, pois considera-se que cada capacitor enxerga
metade do outro, conforme a Fig. 3.10.
Quando for indispensável a implementação de razão de números não inteiros, pode-se desenhar um
ou mais capacitores de tamanhos diferentes dos unitários, mas completando-se os espaços vazios com
dummys, e mantendo-se as razões entre áreas e perímetros idênticas para todos os capacitores,
conforme mostrado na Fig. 3.11. Este procedimento não é muito preciso.
35
Material não disponível para publicação
Fig. 3.10: Layout do capacitor dummy.
Fig. 3.11: Razão não inteira de capacitores.
36
Material não disponível para publicação
4. Chaves Analógicas
As chaves analógicas são os dispositivos integrados mais simples que existem, mas de grande
importância. Seu papel nos circuitos a capacitores chaveados é de fundamental importância, pois são
elas permitem a dinâmica do sinal.
4.1 Chave Simples Tipo N
A grande aplicação das chaves analógicas encontra-se nos circuitos a capacitores chaveados. Como
exemplo, considere o Sample-Hold da Fig. 4.1. A tensão Vg controla o fechamento e a abertura da
chave. Sendo o transistor NMOS, a chave abre com Vg < VT + Vo e fecha com Vg ≥ VT + Vo .
Normalmente utiliza-se Vg = 0 como sinal de controle para a abertura da chave, e Vg = Vdd para o
fechamento.
Vg
Vo
C
Vin
Fig. 4.1: Circuito básico de um Sample-Hold com um transistor NMOS.
Em primeiro lugar, deve-se considerar a região de trabalho do transistor. Se a chave permanecer
fechada por tempo suficiente, a tensão Vo no capacitor será igual a Vin . Para que isto seja verdade, em
Vo = Vin o transistor deve estar em condução ou seja,
Vg − Vo ≥ VT
Vdd − Vin ≥ VT
Vin ≤ Vdd − VT
(4.1)
Entretanto, esta é também a condição para o transistor estar na região de triodo.
Vgd ≥ VT
Vg − Vd ≥ VT
Vdd − Vin ≥ VT
Vin ≤ Vdd − VT
Na região de triodo, a equação da corrente de Dreno no transistor NMOS é
Id =
V2 
W 
k p (Vgs − VT )Vds − ds 
2 
L 
e
∂I d W
= k p (Vgs − VT ) − Vds 
∂Vds L 
Com Vds = 0 tem-se para a resistência da chave fechada
37
(4.2)
Material não disponível para publicação
Ron =
1
(4.3)
W
k p (Vgs − VT )
L
Como Vgs = Vdd − Vin tem-se finalmente
Ron =
1
W
k p (Vdd − VT − Vin )
L
(4.4)
As dimensões W e L ajustam a resistência ON da chave, que deve ser determinada em função do
tempo de carregamento do capacitor. O gráfico de Ron pode ser visto na Fig. 4.2
Fig. 4.2: Gráfico da resistência Ron da chave NMOS em função de Vin .
A resistência é mínima em Vin = 0 e infinita em Vin = Vdd − VT . Esta variação de resistência é em
geral um grave inconveniente. A chave simples não permite a operação em “rail-to-rail”.
4.2 Chave Simples Tipo P
A chave tipo P tem o funcionamento essencialmente igual à N. Neste caso, utiliza-se Vg = Vdd
como sinal de controle para a abertura da chave, e Vg = 0 para o fechamento. Considerando o SampleHold da Fig. 4.3, verifica-se que a chave P também opera região de triodo, e sua faixa de atuação é
VT ≤ Vin ≤ Vdd
(4.5)
Vg
G
D
Vin
S
Vdd
Vo
C
Fig. 4.3: Circuito básico de um Sample-Hold com um transistor NMOS.
A resistência é calculada da mesma forma que a chave N, mas aplicando-se o sinal negativo à
equação 4.2, devido ao sentido inverso da corrente de Dreno.
∂I
1
W
= − d = − k p (Vgs − VT ) − Vds 
Ron
L
∂Vds
38
(4.6)
Material não disponível para publicação
Portanto, com Vds = 0 tem-se
Ron =
1
W
k p (VT − Vgs )
L
(4.7)
Sendo Vgs = −Vin tem-se finalmente
Ron =
1
W
k p (Vin − VT
L
(4.8)
)
O gráfico de Ron encontra-se na Fig. 4.4.
Verifica-se que seu funcionamento é oposto ao da chave N. Pela associação em paralelo dos dois
tipos de chaves, pode-se obter o funcionamento “rail-to-rail”.
Fig. 4.4: Gráfico da resistência Ron da chave PMOS em função de Vin .
4.3 Chave Complementar
Com o objetivo de melhorar a resistência da chave, e permitir a operação em “rail-to-rail”, utilizase a chave complementar, que são simplesmente duas chaves N e P em paralelo, conforme a Fig. 4.5.
Os sinais de controle são: VgN = Vdd e VgP = 0 para o fechamento; VgN = 0 e VgP = Vdd para a abertura.
Vgn
Mn
Vo
Vdd
Vin
C
Mp
Vgp
Fig. 4.5: chave complementar.
Dependendo da tensão Vin , as chaves conduzem exclusivamente e simultaneamente. Os intervalos
de condução e as resistências estão na Tabela 4.1.
39
Material não disponível para publicação
Tabela 4.1: Intervalos de condução e resistência da chave complementar.
Vin
Chave N
Chave P
0 ≤ Vin ≤ VTP
ON
OFF
VTP ≤ Vin ≤ Vdd − VTN
ON
ON
Vin ≥ Vdd − VTN
OFF
ON
Gon = 1 Ron
Gon =
Gon =
WN
k pN Vdd − VTN − Vin
LN
(
(
)
)
W
WP
k pP Vin − VTP + N k pN Vdd − VTN − Vin
LP
LN
Gon =
(
WN
k pN Vdd − VTN − Vin
LN
(
)
)
Tentando-se estabelecer uma certa simetria no funcionamento da chave complementar, pode-se
forçar a resistência Ron ser constante quando as duas chaves estão em condução. Para isto, basta
igualar a derivada de Gon a zero ou seja,
∂Gon WP
W
k pP − N k p N = 0
=
∂Vin
LP
LN
(4.9)
Esta condição é satisfeita quando
WP
WN
LP
LN
=
k pN
(4.10)
k pP
Desta forma, tem-se para a resistência Ron
Ron =
1
WN
k pN
Vdd − VTN − VTP
LN
(
(4.11)
)
O gráfico de Ron em função de Vin encontra-se na Fig. 4.6.
Rmax =
RN =
RP =
1
WN
k pN
Vdd − VTN − VTP
LN
(
)
1
WN
k pN Vdd − VTN
LN
(
)
1
(
WN
k pN Vdd − VTP
LN
)
Fig. 4.6: Resistência da chave complementar.
A equação 4.10 estabelece a relação geométrica entre os transistores. Sendo k pP < k pN , e
considerando LP = LN , deve-se ter o transistor PMOS mais largo que o NMOS.
Deve-se observar que nesta análise não foi considerado o efeito de corpo. Para um resultado mais
preciso, poderia-se escolher Vdd 2 como sendo o ponto de maior resistência e fazer ∂Gon ∂Vin = 0 em
40
Material não disponível para publicação
Vdd 2 , considerando que VTN e VTP são funções também de Vin . A forma do gráfico de Ron é melhor
representada pela
Fig. 4.7: Gráfico de Ron considerando-se o efeito de corpo.
4.4 Dimensionamento da Resistência da Chave
Em um circuito a capacitores chaveados, deve-se ter em mente o tempo de carregamento e o erro ao
final deste, que um capacitor deve ser submetido. No Sample-Hold da Fig. 4.8, considere Test o tempo
de estabilização máximo com um erro relativo ε .
Vg
S
Vo
Vin
C
Fig. 4.8: Tempo de estabilização da chave.
Assumindo-se que a resistência máxima da chave quando fechada seja Rmax e definindo-se
ε = (Vo − Vin ) Vin , tem-se
t
−

Vo = Vin  1 − e Rmax C


T
− est

Rmax C
Vin  1 − e


ε=
Vin
ε =e
−
Test
Rmax C





 − Vin


(4.12)
Ex: Calcular a resistência máxima de uma chave complementar, para um Sample-Hold com carga
capacitiva de 500fF, tempo máximo de estabilização de 2ns e erro relativo menor que 0.1%. O
processo de integração utilizado possui VTN = 0.84V , VTP = −0.73V , k pN = 103µ , k pP = 35.6 µ e
Vdd = 5V .
Da equação 4.12 obtém-se
41
Material não disponível para publicação
2n
−
0.1
= e Rmax 500 f → Rmax = 579Ω
100
A resistência máxima da chave complementar é dada pela equação 4.11, onde obtém-se para a
relação W L do transistor NMOS:
579 =
1
WN
103µ
( 5 − 0.73 − 0.84 )
LN
→
WN
= 4.9
LN
Finalmente, pela equação 4.10 calcula-se a relação W L do transistor PMOS:
WP
LP 103µ
=
4.9
35.6µ
→
WP
= 14.2
LP
Considerando-se comprimento mínimo de canal para os dois transistores, e sendo Lmin = 0.8µ m ,
tem-se WN = 3.9µ m e WP = 11.4µ m .
4.5 Injeção de Cargas
Tomando-se como exemplo o Sample-Hold com chave NMOS da Fig. 4.9, quando esta é cortada,
as cargas negativas acumuladas no canal escoam para as regiões de Dreno e Source. As cargas
introduzidas no capacitor C provocam uma variação de tensão, que se traduz em erro de
armazenamento. Este problema deve ser tratado com muita cautela, pois estes erros podem ser
inadmissíveis em um circuito analógico. A análise deste problema não é trivial, pois a quantidade de
cargas injetadas depende das impedâncias conectadas ao Dreno e ao Source e do tempo de
chaveamento. Este efeito é também conhecido como “clock feedthrough”.
Fig. 4.9: Sample-Hold com chave NMOS.
4.5.1 Caracterização do Problema
Assumindo que Vds = 0 , pode-se considerar que a quantidade de cargas acumuladas no canal é
Qch = −WLCox (Vgs − VT ) = −WLCox (Vdd − Vin − VT )
(4.13)
Lembrando que L e W são o comprimento e a largura efetiva do canal, já descontado o efeito do
undercut, e VT já assume o efeito de corpo, conforme a equação 1.6.
Pode-se dizer também que a quantidade de cargas acumuladas em cada capacitância de
sobreposição Cgsov e Cgdov é
Qov = −WC gsoVgs = −WC gdoVgs = −WCovVgs
42
(4.14)
Material não disponível para publicação
Na maioria das aplicações, é comum que C seja consideravelmente maior que a capacitância total do
Gate ou seja, C C gsov e C WLCox . Isto equivale a dizer que a variação de tensão em C são
pequenas quando comparadas às variações no capacitor de Gate. Para o cálculo das cargas injetadas,
será considerado que a tensão em C é constante. O corte do transistor se dá quando Vg = Vin + VT , e
neste momento o canal se desfaz. O tempo ∆T gasto para cortar o transistor determina a quantidade
de cargas que são injetadas em C, portanto:
Qinj = −αWLCox (Vdd − Vin − VT ) − β WCov (Vdd − Vin − VT )
(4.15)
Onde α e β são constantes que dependem de ∆T . Após este intervalo, Vg continua caindo até
chegar a zero. Entretanto, abaixo de Vdd − Vin − VT só existe Cgsov, pois o canal está desfeito. Em
Vg = Vdd − Vin − VT , a diferença de potencial entre Source e Gate é Vsg = −VT , e quando Vg = 0 tem-se
Vsg = Vin . Portanto, o capacitor Cgsov sofre uma variação de tensão ∆V = Vin + VT , e as cargas
introduzidas em Cgsov são retiradas de C. Neste intervalo, a quantidade de cargas injetadas em C é
Qinj = −WCov (Vin + VT )
(4.16)
O total de cargas injetadas em C pode ser estimado pela soma das equações 4.15 e 4.16 ou seja,
Qinj = −αWLCox (Vdd − Vin − VT ) − β WCov (Vdd − Vin − VT ) − WCov (Vin + VT )
(4.17)
Estudos teóricos e experimentais têm demonstrado que:
1. Para variações muito lentas de Vg (∆T grande) As cargas acumuladas no canal e em Cgsov têm
tempo para caminhar à região de impedância mais baixa. No caso do Dreno estar ligado a uma
fonte de tensão (opamp), tem-se α ≅ 0 e β ≅ 0 , resultando em Qinj = −WCov (Vin + VT ) .
2. Para transições rápidas de Vg, independentemente das terminações de Dreno e Source, metade
das cargas do canal e todas as cargas de Cgsov são injetadas em C. Desta forma, α = 1 2 e
β = 1 , sendo Qinj dada pela equação 4.18. Esta é a situação mais usual, considerada para o
cálculo da injeção de cargas.
1
Qinj = − WLCox (Vdd − Vin − VT ) − WCov (Vdd − Vin − VT ) − WCov (Vin + VT )
2
(4.18)
Uma vez tendo calculado a quantidade de cargas injetadas, pode-se estimar a variação de tensão em
C por:
∆VC =
Qinj
(4.19)
C
Para as chaves PMOS, a análise é idêntica à anterior, mas deve-se ter em mente que as cargas
injetadas são positivas neste caso. Tem-se então que
Qinj = αWLCox (Vin − VT ) + β WCov (Vin − VT ) + WCov (Vdd − Vin + VT
)
(4.20)
Com velocidade de chaveamento elevada tem-se, da mesma forma que na chave NMOS, que
α = 1 2 e β = 1 , e portanto
1
Qinj = WLCox (Vin − VT ) + WCov (Vin − VT ) + WCov (Vdd − Vin + VT
2
)
(4.21)
Ex: No Sample-Hold abaixo, calcular a variação de tensão em C, após o corte da chave. Considere:
Cox = 3 fF µ m 2
VT = 0.84V
43
Material não disponível para publicação
Cov = 0.35 fF µ m
C = 100 fF
LD = 0.2µ m
Vdd = 5V
W = 4µ m
α =1 2
L = 0.8µ m
β =1
Vg
Vo
C=100fF
Vin=2.5V
Solução:
O comprimento efetivo de canal é Lef = ( 0.8 − 0.4 ) µ m = 0.4 µ m , e as cargas injetadas são
calculadas aplicando-se os parâmetros acima na equação 4.18, obtendo-se
Qinj = −10.984 × 10−15 C
Pela equação 4.19 calcula-se a variação de tensão em C como
∆Vo = 109.84µV
4.6 Compensação Para Injeção de Cargas
As variações de tensão nos capacitores de armazenamento podem ser extremamente prejudiciais em
determinados circuitos. A injeção de cargas produz offset de tensão, que pode não ser grave.
Entretanto, conforme mostrado pelas equações 4.18 e 4.20, a quantidade de cargas injetadas dependem
do nível do sinal de entrada Vin e VT, o que inevitavelmente implica em distorção harmônica, podendo
até mesmo inviabilizar um circuito.
Com tudo isto, é fundamental adotar-se estratégias para compensação ou minimização do efeito de
injeção de cargas. Basicamente, os procedimentos usados para este fim são:
1. Uso de transistores dummy.
2. Uso de chaves gêmeas.
3. Uso de chaves complementares.
4. Uso de redes de compensação.
5. Uso de circuitos totalmente diferenciais.
4.6.1 Uso de Transistores Dummy
Este tipo de compensação utiliza um transistor, com área igual à metade da chave, ligado à carga C.
Admitindo que o sinal de controle da chave seja rápido, pode-se considerar α = 1 2 e β = 1 . Desta
forma, pode-se observar na Fig. 4.10 que durante o corte da chave, toda carga injetada pelo canal de
M1 será usada para formar o canal de M2, pois Vg1 e Vg2 são complementares. Isto é verdade somente se
a área do Gate de M2 for metade de M1, pois somente metade das cargas do canal de M1 são expulsas
pelo Source. De forma idealizada, a tensão Vo não sofre modificação, pois nenhuma carga será injetada
em C.
44
Material não disponível para publicação
Fig. 4.10: Compensação com transistor dummy.
Neste tipo de compensação, as tensões VT e as constantes Cox estão casadas. Deve-se tomar o
cuidado de gerar um pequeno atraso no sinal Vg2 em relação a Vg1, para garantir a correta transferência
de cargas.
Os transistores M1 e M2 devem possuir o mesmo L, mas M2 deve ter metade do W de M1. Na
prática, para garantir o melhor casamento entre os transistores, faz-se M1 composto por dois
transistores, de mesmas dimensões de M2, em paralelo.
É importante ter em mente que esta técnica funciona bem enquanto α = 1 2 e β = 1 , o que nem
sempre é verdade.
4.6.2 Uso de Chaves Gêmeas
Em muitas aplicações, os capacitores C são grandes e portanto, necessitam de chaves maiores que
as de dimensões mínimas para comutá-los. Neste caso, é possível empregar-se duas chaves em
paralelo, uma grande (principal) e outra pequena (secundária), com comandos diferentes, conforme
mostrado na Fig. 4.11.
Vgp
Cahve
Principal
Mp
Vo
Vin
C
Ms
Cahve
Secundária
Vgs
Fig. 4.11: Chaves gêmeas.
As duas chaves são ligadas ao mesmo tempo, sendo que a chave primária, por ser maior, é quem
efetivamente carrega o capacitor. Entretanto, a chave principal é cortada primeiro, injetando uma
grande quantidade de cargas no capacitor. Como a chave secundária permanece fechada, as cargas
injetadas são conduzidas à fonte Vin. Quando finalmente a chave secundária é cortada, a quantidade de
cargas injetadas é consideravelmente menor, pois suas dimensões são menores. Portanto, o objetivo da
chave secundária é simplesmente descarregar as cargas injetadas pela principal. O intervalo de tempo
que a chave secundária deve permanecer fechada a mais que a principal é pequeno, mas suficiente para
descarregar as cargas.
45
Material não disponível para publicação
4.6.3 Uso de Chave Complementar
Como as chaves complementares são compostas por transistores NMOS e PMOS, teoricamente é
possível realizar o cancelamento das cargas negativas injetadas pela chave NMOS com as cargas
positivas injetadas pela chave PMOS. A Fig. 4.12 mostra o esquema das chaves e a seqüência de
chaveamento.
Vgn
Mn
Vo
Vdd
Vin
C
Mp
Vgp
Fig. 4.12: Compensação com chave complementar.
Normalmente a fase Vgp, usada para controlar a chave PMOS, é obtida invertendo a fase Vgn. Desta
forma, um pequeno atraso de Vgp em relação a Vgn ocorre. Pode-se observar também que as tensões de
corte de Mn e Mp são diferentes. Isto faz a chave NMOS cortar antes da PMOS, e parte ou toda carga
injetada por Mn é conduzida para Vin por Mp, dificultando o cancelamento da injeção de cargas.
Mesmo que fossem ajustados as dimensões dos transistores e o atraso entre as fases Vgn e Vgp, para
um perfeito cancelamento da injeção de cargas, o mesmo só valeria para uma única tensão Vin. Vale
lembrar que os pontos de corte de Mn e Mp dependem de Vin, e conseqüentemente a quantidade de
cargas acumuladas por Mn e Mp. Este circuito só é prático quando Vin é constante, condição que pode
ser obtida quando as chaves estão conectadas ao terra virtual de um amplificador operacional ou à uma
fonte de tensão.
4.6.4 Projeto da Chave Complementar
Para o projeto de chaves complementares compensadas, considera-se a princípio que o atraso entre
Vgn e Vgp seja pequeno para prejudicar o cancelamento da injeção de cargas, e também que a tensão Vin
seja constante. As dimensões dos transistores NMOS e PMOS podem ser calculadas através das
equações 4.18 e 4.21, que prevêem a quantidade de cargas injetadas por cada transistor.
Considerando α = 1 2 e β = 1 , para o transistor NMOS tem-se
1
QinjN = − WN LN Cox Vdd − Vin − VTN − WN CovN Vdd − Vin − VTN − WN CovN Vin + VTN
2
(
)
(
)
(
)
(4.22)
e para o PMOS
(
)
(
)
(
1
QinjP = WP LP Cox Vin − VTP + WP CovP Vin − VTP + WP CovP Vdd − Vin + VTP
2
)
(4.23)
Normalmente escolhe-se uma das dimensões dos transistores, por exemplo LN = LP = L , e calculase a outra dimensão, fazendo QinjN + QinjP = 0 . Tem-se então
1
LC V − Vin − VTN − CovN Vdd − Vin − VTN − CovN Vin + VTN
WP 2 ox dd
=
1
WN
LCox Vin − VTP + CovP Vin − VTP + CovP Vdd − Vin + VTP
2
(
)
(
)
(
(
)
)
(
(
)
)
(4.24)
Mesmo com a possibilidade de se obter sucesso com a equação 4.24, é conveniente compensar cada
chave (NMOS e PMOS) com transistores dummy, conforme a Fig. 4.13.
46
Material não disponível para publicação
Vgp
Vgp
Vgn
Mn
Vo
Vdd
Vin
C
Mp
Vdd
Vdd
Vgp
Vgn
Vgn
Fig. 4.13: Chave complementar com transistores dummy.
4.6.5 Uso de Redes de Compensação
A idéia básica deste procedimento é utilizar circuitos que cancelem os efeitos da injeção de cargas.
A Fig. 4.14 apresenta uma possível rede de compensação. A chave M1 comuta o capacitor C1, e ao
fazê-lo injeta cargas no terra virtual do opamp, introduzindo um nível DC na saída Vo. Se uma chave
M2, idêntica a M1, comutar o capacitor C3 ao mesmo tempo, a mesma quantidade de cargas será
injetada em C3. O valor de C3 pode ser adequadamente escolhido para neutralizar o efeito das cargas
injetadas.
Vg
M1
C2
C1
_
Vin
Vo
+
M2
C3
Vg
Fig. 4.14: Rede compensada para injeção de cargas.
Pode-se considerar as cargas injetadas como uma fonte de corrente com curto intervalo de duração,
impulsiva. Então o circuito para a análise reduz-se à Fig. 4.15.
47
Material não disponível para publicação
C2
C1
_
Iq
Vin
Vo
+
Iq
C3
Fig. 4.15: Circuito para a análise da rede de compensação.
Usando o princípio da superposição para avaliar somente o efeito das fontes de corrente, e
aplicando o teorema de Thevenan às fontes, obtém-se o circuito da Fig. 4.16.
C2
C1
Iq/(sC1)
_
Vo
+
C3
Iq/(sC3)
Fig. 4.16: Efeito das fontes de corrente.
A tensão de saída em função das fontes de corrente é dada por
Vo = −
C2 I q  C2  I q
+ 1 +

C1 sC1  C1  sC3
(4.25)
Fazendo Vo = 0 tem-se
C3 = C1 + C2
(4.26)
Que é a condição para o cancelamento da injeção de cargas.
4.6.6 Uso de Circuitos Totalmente Diferenciais
As estruturas diferenciais são largamente empregadas em circuitos a capacitores chaveados, devido
principalmente à baixa distorção harmônica, à elevada faixa dinâmica e à alta rejeição à injeção de
cargas. A Fig. 4.17 apresenta uma seção de um circuito a capacitores chaveados na configuração
diferencial. As chaves M1 e M2 são iguais e, quando comutam, injetam as mesmas quantidades de
cargas. Deve-se observar que as chaves estão conectadas ao terra virtual do opamp, e portanto a um
ponto de tensão constante. Este tipo de configuração é comumente chamado de chave de referência.
48
Material não disponível para publicação
Vg
M1
Vin1
C2
C1
Vo+
_
+
_
+
Vin2
C2
Vo-
C1
M2
Vg
Fig. 4.17: Circuito a capacitores chaveados com amplificador diferencial.
Da mesma forma que no item anterior, as cargas injetadas pelas chaves podem ser representadas
por fontes de corrente impulsivas, conforme a Fig. 4.18.
Iq
Vin1
C2
C1
Vo+
_
+
_
+
Vin2
C2
Vo-
C1
Iq
Fig. 4.18: Representação das cargas injetadas pelas chaves, por fontes de corrente.
Aplicando o teorema de Thevenan às fontes de corrente, obtém-se o circuito da Fig. 4.19.
Vin1
Iq/(sC1)
C2
C1
Vo+
+
C2
_
_
Iq/(sC1)
+
Vin2
C1
Vo-
Fig. 4.19: Transformação de Thevenan para as fontes de corrente.
49
Material não disponível para publicação
A análise do circuito mostra que

Iq 
I 
−  Vin 2 + q  
Vin1 +
sC1 
sC1   C2
(V − V ) C
= − in1 in 2 2
Vo + = − 
2
2
C1
C1
(4.27)
e

Iq 
I 
−  Vin 2 + q  
Vin1 +
sC1 
sC1   C2 (Vin1 − Vin 2 ) C2
=
Vo − = 
2
2
C1
C1
(4.28)
As equações 4.27 e 4.28 mostram que as saídas Vo+ e Vo- não dependem das cargas injetadas,
significando que a rede é capaz de rejeitá-las.
As estruturas diferenciais por si só, a princípio, compensam o efeito da injeção de cargas. Esta
característica, aliada a muitas outras, torna este tipo de configuração preferido para o projeto de
circuitos a capacitores chaveados.
50
Material não disponível para publicação
5. Espelhos de Corrente
Os espelhos de corrente são estruturas de fundamental importância nos circuitos CMOS. Com eles
é possível fazer cópias precisas de correntes, distribuindo a polarização pelos circuitos, sem a
necessidade do uso de resistores. Entretanto alguns cuidados devem ser tomados no projeto dos
espelhos, para garantir boa precisão.
5.1 Espelho Simples
O espelho de corrente simples é formado por dois transistores NMOS ou PMOS, conforme a Fig.
5.1.
M1
M2
Io
Vo
Iin
Fig. 5.1: Espelho de corrente simples.
A tensão Vgs1 é controlada por Iin, e Vgs1 = Vgs 2 = Vgs . Portanto, tem-se que
I in =
2
W1 k p
Vgs − VT ) (1 + λVds1 )
(
L1 2
(5.1)
2
W2 k p
Vgs − VT ) (1 + λVo )
(
L2 2
(5.2)
e
Io =
Desprezando o efeito de modulação de canal em M1, pois Vds1 é pequeno e constante, pela equações
5.1 e 5.2 tem-se que Io será, a princípio, dependente da relação entre as dimensões dos transistores
(W2 L2 ) (W1 L1 ) ou seja,
Io =
W2 L1
(1 + λ2Vo ) Iin
W1 L2
(5.3)
A resistência de saída do espelho é a mesma calculada pela equação 1.28 e dada por
Ro =
1
λ2 I o
(5.4)
A sensibilidade de Iin em relação a Vo é calculada por
S
Io
Vo
=
∂I o Vo
= λ2Vo
∂Vo I o
(5.5)
5.2 Espelho de Corrente em Cascode
O espelho em cascode propõe-se a aumentar a resistência de saída e melhorar a precisão no
espelhamento das correntes. A estrutura básica é apresentada na Fig. 5.2.
Sendo M 1 = M 2 e M 3 = M 4 , verifica-se que a tensão no dreno de M4 é praticamente constante, o
que torna Id4, e conseqüentemente Io, pouco dependente de Vo. Esta característica provê uma elevada
resistência de saída e alta precisão no espelhamento.
A resistência de saída deste espelho é
51
Material não disponível para publicação
2
Ro =
k pW3
2 L3
I o + λ3 I o
(5.6)
λ32 I o2
e a sensibilidade dada por
S
λ32 I oVo
Io
Vo
2
k pW3
2 L3
M2
(5.7)
I o + λ3 I o
M3
Io
Vo
Iin
M1
M4
Fig. 5.2: Espelho em cascode.
Ex: Calcular a sensibilidade dos espelhos simples e cascode, considerando Vo = 5V , I o = 50µ A , as
dimensões do estágio de saída W = 10µ m e L = 0.8µ m , λ = 0.01 e k p = 100 µ . Das equações 5.5 e
5.7 tem-se:
Para o espelho simples
S
Io
Vo
Para o espelho em cascode
= 5% .
S
Io
Vo
= 0.07% .
Um outro procedimento também muito importante é o casamento dos transistores. Deve-se sempre
tentar projetar circuitos onde os espelhos de corrente sejam razões de números inteiros. Desta forma, é
possível subdividir os transistores em unidades menores e de mesmo tamanho, interdigitá-los e
arrumá-los em centróide comum, sempre que possível. Como exemplo considere o espelho da Fig. 5.2,
cuja razão I o I in = 2 e os transistores estão divididos em M 1 = 2M , M 2 = 2M , M 3 = 4 M e
M 4 = 4M . Pode-se arrumar os transistores conforme a Fig. 5.3, e o layout conforme a Fig. 5.4.
52
Material não disponível para publicação
M2
D
S
M1
D
S
M4
S
D
M3
S
M3
D
D
S
M4
D
S
M4
D
S
S
Iin
M3
D
M3
D
S
D
M4
S
S
M1
D
S
M2
D
Io
Fig. 5.3: Arranjo de transistores para o espelho em cascode.
Fig. 5.4: Layout do espelho em cascode.
5.3 Espelho de Corrente em Cascode Regulado
Uma forma ainda mais eficiente de obter sensibilidade baixa e elevada resistência de saída no
espelho de corrente é utilizar o cascode regulado. A configuração básica de um espelho em cascode
regulado está apresentada na Fig. 5.5. O amplificador de ganho A tem como objetivo manter a tensão
Vd2 constante, e conseqüentemente a corrente Io imutável. Desta forma, Io não depende mais de Vo. Isto
é alcançado quando A tende para infinito. Entretanto, esta condição não é respeitada, pois o ganho A é
implementado por um amplificador simples, composto de dois transistores. O circuito da Fig. 5.6
representa a realização prática do espelho.
O amplificador regulador é formado por M5 e M4, sendo que M5 é uma fonte de corrente. O ganho
A é dado por
2k pN
A=
W4
Id 4
L4
gm4
=
Gds 4 + Gds 5 ( λP + λN ) I d 4
(5.8)
Da análise de pequenos sinais, obtém-se para a impedância de saída
Ro = 2 Rds 3 + gm2 Rds2 3 ( A + 1)
(5.9)
e a sensibilidade é
S
Io
Vo
=
λN2 I doVo
2λN I do + ( A + 1)
W
2 2 k pN I o
L2
(5.10)
Normalmente, Id4 é escolhida como uma fração de Io, e M4 deve ter as dimensões menores
possíveis, para minimizar suas capacitâncias parasitas. Deve-se evitar o uso de canal muito curto em
53
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M3 e M2, pois isto reduz muito a impedância de saída do cascode e conseqüentemente aumenta a
sensibilidade.
Outro fator importante que deve ser observado é a dispersão no espelhamento da corrente Iin.
Embora a sensibilidade de Io seja muito pequena, a relação I o I in = W2 W1 (assumindo L2 = L1 ) só se
mantém quando Vds1 = Vds 2 . Sendo Vds1 = Vgs1 , deve-se dimensionar M4 para que Vgs 4 = Vgs1 , implicando
em Vds 2 = Vgs 4 .
Tal como a Fig. 5.3, o espelho em cascode regulado deve ser, sempre que possível, interdigitado.
Como exemplo, considere o espelho da Fig. 5.6, com relação de espelhamento 1:1 sendo
M 1 = M 2 = M 3 = 4M e M 4 = 2M . O circuito da Fig. 5.7 é uma possível arrumação para os
transistores. Observe que a estrutura é longa e existem conexões de Gate compridas. Deve-se ter em
mente que as linhas de Poly são resistivas e não devem ser longas.
Vref
Io
M3
+
A
_
Vd2
Vo
M1
M2
Iin
Fig. 5.5: Configuração básica de um espelho de corrente em cascode regulado.
Vdd
M5
Vbias
M3
Io
M4
Vo
M1
M2
Iin
Fig. 5.6: Configuração prática de um espelho de corrente em cascode regulado.
54
Material não disponível para publicação
M1
D
S
M2
S
D
M3
S
D
M3
D
S
M2
D
S
M1
S
D
M1
D
S
S
M4
D
M4
D
Iin
Dreno de M5
S
M2
S
D
S
M3
D
D
M3
S
D
M2
S
Io
Fig. 5.7: Espelho de corrente em cascode regulado com transistores interdigitados.
55
S
M1
D
Material não disponível para publicação
6. Amplificadores Operacionais
Os amplificadores operacionais (opamps) são fundamentais para os circuitos a capacitores
chaveados, pois realizam buffers, somadores, integradores, etc.... Os opamps trabalham, em geral, com
realimentação negativa, e em muitos casos unitárias. Da teoria dos amplificadores realimentados, temse para o ganho
Av ( s ) =
Vo ( s )
Vin ( s )
=
A( s )
(6.1)
1 + β A( s )
onde β é a taxa de realimentação e A ( s ) o ganho em malha aberta.
Do ponto de vista da estabilidade, o pior caso ocorre quando β = 1 , pois é a condição de menor
margem de fase. Isto obriga os opamps a serem compensados internamente, para garantir a
estabilidade. Este procedimento é problemático, pois o capacitor de compensação é grande, ocupando
área de integração e limitando o slew-rate.
Nos circuitos a capacitores chaveados, este problema é ainda mais sério, pois a carga e a malha de
realimentação são capacitivas, conforme exemplificado na Fig. 6.1. O ganho realimentado é dado pela
equação 6.1, onde β = C1 ( C1 + C2 ) . Considerando Ro a resistência de saída do amplificador e CL o
equivalente série dos capacitores CL = ( C1C2 ) ( C1 + C2 ) , o ganho realimentado assume a forma da
equação 6.2. Observa-se que a resistência de saída e a carga capacitiva introduzem um pólo em alta
freqüência p = 1 ( Ro CL ) , pois Ro é muito pequeno, cujo efeito deve ser cuidadosamente avaliado na
estabilidade do circuito.
A( s )
sCL Ro + 1
Av =
β A( s )
1+
sCL Ro + 1
Vin
(6.2)
+
Vo
_
C1
C2
Fig. 6.1: Amplificador operacional com carga capacitiva.
Uma prática usual nos circuitos a capacitores chaveados é a utilização de amplificadores
operacionais de transcondutância (OTA). O OTA é basicamente uma fonte de corrente controlada por
tensão em paralelo com uma resistência elevada, conforme o modelo da Fig. 6.2.
V+
Out
gm(s)(V+ - V-)
Ro
V-
Fig. 6.2: Modelo linear do OTA.
Substituindo o opamp da Fig. 6.1 pelo OTA, tem-se o amplificador realimentado da Fig. 6.3, cujo
ganho de tensão é
56
Material não disponível para publicação
gm ( s ) Ro
sCL Ro + 1
Av =
β gm ( s ) Ro
1+
sCL Ro + 1
Vin
(6.3)
+
Vo
_
C1
C2
Fig. 6.3: Amplificador realimentado com OTA.
Verifica-se facilmente que o termo ( gm ( s ) Ro ) ( sCL Ro + 1) é o ganho em malha aberta do OTA
com carga CL. A transcondutância gm ( s ) possui pólos em altas freqüências, e o termo 1 ( sCL Ro + 1)
representa um pólo em baixa freqüência, pois Ro é muito grande. Este pólo pode ser dimensionado
para ser dominante, mantendo o amplificador estável com realimentação unitária. Esta característica é
de extrema importância pois, na maioria das aplicações, não é necessário compensar o OTA
internamente, já que a carga CL implementa o pólo dominante. Entretanto, o OTA deve ser
cuidadosamente projetado para ter ro elevado, pois é a resistência de saída e a transcondutância do
estágio diferencial de entrada que determinam o ganho DC.
Basicamente os OTAs são divididos em duas classes, os de saída simples (“single end”) e os
totalmente diferenciais. As configurações mais usadas são o cascode dobrado, e quando se deseja
ganho DC muito elevado (>80dB), o cascode regulado.
6.1 OTA com Saída em Cascode Dobrado
Os OTAs em cascode dobrado são empregados quando se deseja elevada resistência de saída, e
conseqüentemente alto ganho de tensão, tipicamente na ordem de 70dB.
6.1.1 Dimensionamento dos Transistores em Função da Polarização
A estrutura para o OTA com saída em cascode dobrado é apresentada na Fig. 6.4. O circuito é
composto por um amplificador diferencial de entrada {M1, M2} e um estágio de saída formado por
duas fontes de corrente em cascode.
Os espelhos de corrente formados pelos conjuntos de transistores {M11, M12, M17}, {M11, M12, M13,
M14}, {M15, M16, M10, M8} e {M15, M16, M9, M7} polarizam o circuito. Normalmente estabelece-se o
mesmo comprimento de canal para todos os transistores. No ponto de polarização, as correntes
relacionam-se como abaixo
I d1 = I d 2 =
I bias
2
Id 4 = Id 8 =
I bias
2
I d 9 = I d 10 = I bias
Id 6 = Id 4
Io = Id 8 − Id 6 = 0
Os transistores são dimensionados de forma a atender às seguintes equivalências
57
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M1 = M 2
M 11 = M 12 = M 17
M3 = M4 = M5 = M6
M7 = M8
M 9 = M 10
M 13 = M 14
M 15 = M 16
W1 = W2 = Wd
W9 = 2W7
W10 = 2W8
W13 I d 13
=
W11 I bias
W10 I d 10
=
W15 I d 13
Vdd
M9
M10
Id9
Id1
M7
Id2
M1
M15
Id10
M16
M8
M2
V-
V+
Id4
Id8
Id13
Io
Out
Ibias
Id6
M13
M17
M11
Ibias
M4
M6
M14
M12
M3
M5
Fig. 6.4: OTA com saída em cascode dobrado.
58
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6.1.2 Análise AC para Baixas Freqüências
Da análise AC, verifica-se que quando uma tensão diferencial vd = v+ − v− é aplicada à entrada do
circuito, tem-se
id 2 = gmd
vd
2
(6.4)
id 1 = − gmd
vd
2
(6.5)
e
onde gmd é a transcondutância de M1 e M2. Este desequilíbrio de corrente se propaga pela estrutura, de
forma que
id 4 = −id 2
(6.6)
id 8 = −id 1
(6.7)
id 6 = id 4
(6.8)
io = id 8 − id 6
(6.9)
Substituindo as equações 6.4, 6.5, 6.6 e 6.7 em 6.9 obtém-se finalmente
io = gmd vd = gmd ( v+ − v− )
(6.10)
O ganho de tensão DC é dado por
Av = gmd Ro
(6.11)
A resistência de saída Ro é o paralelo das resistências de saída das fontes de corrente em cascode
tipo N e P ou seja,
Ro = RoN // RoP = ( Rds 6 (1 + gm6 Rds 5 ) ) // ( Rds 8 (1 + gm8 Rds10 ) )
(6.12)
6.1.3 Excursão de Sinal na Saída
A excursão do sinal de saída é estimada em função das tensões VTN , VTP e overdrive ( ∆VgsN ou
∆VgsP ) dos transistores. Pode-se verificar facilmente que a tensão no Gate de M6 é
Vg 6 = Vgs 3 + Vgs 4 = 2VgsN . Conseqüentemente, a tensão de Dreno de M6 pode baixar até Vd 6 = Vg 6 + VTN .
Definindo a tensão de overdrive ∆VgsN = Vgs − VTN , tem-se que
Vd 6 min = 2∆VgsN + VTN
(6.13)
A tensão no Gate de M8 é Vg 8 = Vdd − Vsg 10 − Vsg 8 = Vdd − 2VsgP e conseqüentemente, a tensão no
dreno de M8 pode subir até
Vd 8 = Vdd − 2VsgP + VTP . Definindo a tensão de overdrive
∆VsgP = VsgP − VTP , tem-se que
Vd 8 max = Vdd − 2∆VsgP − VTP
(6.14)
Das equações 6.13 e 6.14 tem-se que a tensão de saída Vo deve estar no intervalo
2∆VgsN + VTN ≤ Vo ≤ Vdd − 2∆VsgP − VTP
e a variação máxima na tensão de saída é
59
(6.15)
Material não disponível para publicação
∆Vo max = Vdd − 2∆VsgP − VTP − 2∆VgsN − VTN
(6.16)
6.1.4 Análise AC para Altas Freqüências
O comportamento em altas freqüências do OTA com cascode dobrado pode ser avaliado pela
análise de pequenos sinais, considerando o efeito das capacitâncias parasitas dos transistores. A análise
será feita com base no circuito da Fig. 6.5, onde as tensões e correntes de polarização foram
desconsideradas.
De forma geral, tem-se para a relação entre a corrente de saída e a tensão diferencial de entrada a
expressão
Io
= gmd ( s )
Vd
(6.17)
M9
M10
C10
C9
M7
M1
V-Vd/2
M2
C7
C8
C5
C6
M8
V+
Io
Vd/2
C4
M4
C3
M6
C2
C11
M3
C1
M5
Fig. 6.5: Modelo para a análise de pequenos sinais do OTA com cascode dobrado.
Com o objetivo de simplificar a análise, faz-se as considerações a seguir:
1. O circuito possui elevada rejeição de modo comum.
2. A excitação de entrada é diferencial, de forma que a tensão nos Sources de M1 e M2 é
constante, podendo ser considerada uma referência de terra.
3. Devido ao caráter essencialmente diferencial da estrutura, consideram-se as tensões nos Gates
de M7, M8, M9 e M10 constantes, e conseqüentemente como referências de terra.
4. Considera-se que, em freqüências altas, a saída do OTA está conectada a um ponto de baixa
impedância, por exemplo um capacitor de carga.
5. Desconsideram-se os Gds de todos os transistores.
6. Assume-se que ∆VgsN = ∆VsgP = ∆Vgs para todos os transistores.
60
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7. O comprimento de canal L é o mesmo para todos os transistores, exceto para M1 e M2, que
podem possuir L diferente do restante do circuito.
Com as considerações acima e as relações entre as áreas dos transistores descritas na seção 6.1.1
tem-se
gm1 = gm2 = gmd
gm4 = gm3 = gm5 = gm6 = gm
C1 = 2C gs
C2 = C3 = C gs
C4 = C11 = C gd
C7 = C8 = α C gs
C5 = C6 = α C gd
C9 = C10 = 2α C gd
α=
k pN
k pP
C gs = CoxWL + C gsoW
C gd = C gdoW
Solucionando o sistema de equações nodais do circuito da Fig. 6.5, e realizando as substituições
acima, obtém-se
a2 2 a1
s +
s +1
2a02
2a0
gmd ( s ) = gmd
 b1
 b2 2 2a1

s + 1
 s + 1 2 s +
a0
 a0
 a0

(6.18)
onde
a0 = k pN ∆Vgs
a1 = 2Cox L2 + (α C gdo + 2C gdo + 2C gso ) L
a2 = 2Cox2 L4 + ( 4Cgdo Cox + 3α C gdo Cox + 4Cox Cgso ) L3
2
2
+ ( 3α C gdo C gso + 4C gdo C gso + 4α C gdo
+ 2C gso
) L2
(6.19)
b1 = α Cox L2 + α ( 2C gdo + C gso ) L
b 2 = 2Cox2 L4 + ( 7C gdo Cox + 3α C gdo Cox + 4Cox C gso ) L3
2
2
2
+ ( 4α C gdo
+ 3α C gdo C gso + 7C gdo C gso + 4C gdo
+ 2C gso
) L2
Observa-se das equações 6.18 e 6.19 que para tornar o OTA mais rápido deve-se aumentar o ∆Vgs e
reduzir o comprimento de canal L.
6.2 OTA com Saída em Cascode Regulado
O OTA com saída em cascode regulado é usado quando se deseja elevadíssima impedância de
saída, e conseqüentemente altíssimo ganho. O circuito é basicamente o mesmo apresentado no item
61
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6.1, mas substituindo as fontes de corrente de saída em cascode por cascode regulado, conforme a Fig.
6.6. As correntes de polarização são essencialmente as mesmas para o cascode dobrado. Considerando
os mesmos ∆VgsN e ∆VsgP para todos os transistores NMOS e PMOS, a tensão de saída deve estar no
intervalo
2∆VgsN + VTN ≤ Vo ≤ Vdd − 2∆VsgP − VTP
(6.20)
∆Vo max = Vdd − 2∆VsgP − VTP − 2∆VgsN − VTN
(6.21)
e a excursão de sinal é
Vdd
M9
M10
Id9
M15
Id10 Vb1
M23
Vb1
Vb1
M19
Id1
M1
M16
M7
Id2
Vb2
M22
Vb2
Vb2
M2
V-
M8
Id18
B
V+
Id8
Id4
A
Id13
Io
Out
B
Ibias
A
Vb3
M6
M17
M11
M13
Vb3
Vb4
Ibias
Id6
M20
Vb3
M18
M4
M14
M12
Vb4
Id19
Vb4
M3
M21
Vb4
M5
Fig. 6.6: OTA com saída em cascode regulado.
O ganho de tensão DC é dado por
Av = gmd Ro
(6.22)
onde
(
) (
Ro = RoN // RoP = Rds 6 (1 + (1 + AN ) gm6 Rds 5 ) // Rds 8 (1 + (1 + AP ) gm8 Rds10 )
)
(6.23)
sendo NA e AP os ganhos dos amplificadores reguladores NMOS e PMOS, expressos por
 AN = gm18 Rds18

 AP = gm19 Rds19
(6.24)
As correntes Id18 e Id19 são espelhadas de Id13 e devem ser uma fração pequena da polarização do
circuito, para não elevar o consumo de potência.
A análise AC para altas freqüências é muito extensa e a função de transferência gmd ( s ) possui um
número excessivo de termos. Este resultado é pouco prático para cálculos manuais. Mais à frente será
apresentado um método para dimensionamento do OTA com auxílio de programas de simulação.
62
Material não disponível para publicação
6.3 OTA Diferencial com Saídas em Cascode Dobrado
Os OTAs diferenciais possuem duas saídas em corrente cujos valores dependem, idealmente, da
diferença de potencial nas entradas. Somente a tensão diferencial é processada pelo circuito, sendo a
componente de modo comum totalmente rejeitada. O circuito do OTA diferencial com saídas em
cascode dobrado é apresentado na Fig. 6.7. Sua estrutura é basicamente a mesma do OTA com saída
simples, mas sem o espelho de corrente formado por {M3, M4, M5, M6}, que neste caso formam duas
fontes de corrente independentes e de mesmo valor.
As correntes de saída são dadas por
gmd
vd

iout + = 2 (V+ − V− ) = gmd 2

i = − gmd (V − V ) = − gm vd
d
+
−
 out −
2
2
(6.25)
e os ganhos de tensão DC nos modos diferenciais dados por
 vout + gmd
 v = 2 Ro
 d

 vout − = − gmd R
o
 vd
2
(6.26)
As resistências das saídas são iguais à calculada pela equação 6.12. As faixas de tensão das saídas
Vout+ e Vout- são as mesmas calculadas pela equação 6.15. Entretanto, a variação de tensão diferencial
entre as saídas ( ∆Vod = (Vo + − Vo − ) ) é o dobro da versão com saída simples ou seja,
(
∆Vod max = 2 Vdd − 2∆VsgP − VTP − 2∆VgsN − VTN
)
(6.27)
Vdd
M9
M10
2 Ibias
Id1
M7
Id2
M1
M15
2 Ibias
M16
M8
M2
V-
V+
IoOut-
2 Ibias
Id13
Io+
Out+
Ibias
Ibias
M13
M17
M11
Ibias
M4
M6
M14
M12
M3
M5
Fig. 6.7: OTA diferencial com saídas em cascode dobrado.
63
Material não disponível para publicação
6.3.1 Análise AC para Altas Freqüências
A análise de pequenos sinais do OTA diferencial com cascode dobrado torna-se bastante simples,
fazendo as considerações abaixo:
1. A excitação de entrada é diferencial, de forma que a tensão nos Sources de M1 e M2 é
constante, podendo ser considerada uma referência de terra.
2. Devido ao caráter essencialmente diferencial da estrutura, consideram-se as tensões nos Gates
de M7, M8, M9 e M10 constantes, e conseqüentemente como referências de terra.
3. Considera-se que, em freqüências altas, a saída do OTA está conectada a um ponto de baixa
impedância, por exemplo um capacitor de carga.
4. Desconsideram-se os Gds de todos os transistores.
5. Assume-se que ∆VgsN = ∆VsgP = ∆Vgs para todos os transistores.
6. O comprimento de canal L é o mesmo para todos os transistores, exceto para M1 e M2, que
podem possuir L diferente do restante do circuito.
7. Os transistores M3, M4, M5 e M6 atuam exclusivamente como fontes de corrente.
Desta forma, obtém-se o circuito da Fig. 6.8. Com as considerações acima e as relações entre as
áreas dos transistores descritas na seção 6.1.1 tem-se
gm1 = gm2 = gmd
gm4 = gm3 = gm5 = gm6 = gm
C1 = C3 = α C gs
C2 = C4 = 2α C gd
α=
k pN
k pP
C gs = CoxWL + C gsoW
C gd = C gdoW
Solucionando as equações nodais do circuito da Fig. 6.8, tem-se
io + =
gmd
vd
2
2 Cox L + ( C gso + 2C gdo ) L
(
k pP ∆Vgs
) s +1
gm
vd
io − = − d
2
2 Cox L + ( C gso + 2C gdo ) L
(
k pP ∆Vgs
64
(6.28)
) s +1
Material não disponível para publicação
M9
M10
C2
C4
M7
M1
C3
C1
M8
M2
V-
V+
-Vd/2
Io-
Io+
+Vd/2
M6
M4
M3
M5
Fig. 6.8: Circuito para análise AC do OTA diferencial em cascode dobrado.
6.4 OTA Diferencial com Saídas em Cascode Regulado
Esta estrutura é muito similar à da Fig. 6.7, sendo que as fontes de corrente em cascode são
substituídas por cascode regulado, conforme a Fig. 6.9. O dimensionamento dos transistores é feito
como nos itens 6.1 e 6.2. As resistências de saída são dadas pela equação 6.23. As faixas de tensão das
saídas Vout+ e Vout- são as mesmas calculadas pela equação 6.15, e a variação de tensão diferencial entre
as saídas ( ∆Vod = (Vo + − Vo − ) ) dada pela equação 6.27. As correntes de saída e os ganhos DC no modo
diferencial são calculados pelas equações 6.25 e 6.26.
A análise de pequenos sinais para altas freqüências é extensa, e as equações obtidas não práticas
para cálculos manuais. Mais à frente será apresentado um método de dimensionamento do OTA com
auxílio de programas de simulação.
Vdd
M9
M10
Id9
M15
Id10 Vb1
M23
M29
Vb1
Vb1
Vb1
M19
M24
Id1
M1
M16
M7
Id2
M8
Vb2
M28
Vb2
M2
V-
Id18
Id8
Id7
Iout-
A
Out+
B
Id4
Vb3
D
M4
A
M6
M17
M11
Ibias
Id6
M13
Vb3
Vb4
M25
M20
Vb3
C
Id19
M26
Vb3
M18
M14
Vb4
Vb4
D
Id13
Iout+
Out-
Ibias
Id25
B
C
V+
M12
M22
Vb2
Vb4
M3
M21
Vb4
M5
Fig. 6.9: OTA diferencial com saídas em cascode regulado.
65
M27
Vb4
Id24
Material não disponível para publicação
6.5 Controle de Modo Comum
Nos OTAs com saídas diferenciais, a tensão de saída é controlada indiretamente pela
realimentação, pois são fontes de corrente controladas. Devido a isto, ao contrário dos opamps, os
OTAs não controlam a tensão de modo comum na saída. O amplificador inversor da Fig. 6.10
exemplifica este problema. As fontes de corrente i1 e i2 representam a influência de qualquer circuito
que esteja conectado ao amplificador. Solucionando as equações nodais do circuito, e considerando o
produto gmd R1 muito alto, tendendo ao infinito, que significa ganho de tensão DC elevado, tem-se

(i + i )
R2 ( vin1 − vin 2 ) ( vin1 + vin 2 )
+
+ ( R1 + R2 ) 1 2
vo + = −
R1
2
2
2


v = R2 ( vin1 − vin 2 ) + ( vin1 + vin 2 ) + R + R ( i1 + i2 )
( 1 2)
 o− R
2
2
2
1

(6.29)
Sabendo que as tensões diferencial e modo comum na entrada são respectivamente vd = ( vin1 − vin 2 )
e vincm = ( vin1 + vin 2 ) 2 , e que a corrente de modo comum na saída é icm = ( i1 + i2 ) 2 , tem-se
R2 vd

vo + = − R 2 + vincm + ( R1 + R2 ) icm

1

v
R
v = 2 d + v + ( R + R ) i
incm
1
2 cm
 o − R1 2
(6.30)
Verificam-se que as tensões de saída não dependem somente da entrada diferencial, mas também
do termo ( vincm + ( R1 + R2 ) icm ) , que é o modo comum na saída. Entretanto, a tensão diferencial de
saída é dada pela equação 6.31, e depende somente da entrada diferencial. A principio, isto bastaria
para o correto funcionamento do amplificador, mas a tensão de modo comum na saída pode
despolarizar outro dispositivo que esteja a ele conectado. Torna-se fundamental estabelecer algum tipo
de controle sobre a tensão de modo comum na saída, mantendo-a em um valor estabelecido.
( vo+ − vo− ) = −
Vin1
R2
vd
R1
(6.31)
I1
R1
R2
Vo+
_
+
_
+
Vin2
R1
VoR2
I2
Fig. 6.10: Amplificador inversor com OTA diferencial.
O circuito da Fig. 6.11 é um amplificador inversor com controle de tensão de modo comum de
saída. Neste caso, o OTA possui uma entrada a mais (CMin), usada para controlar o modo comum de
cada fonte de corrente de saída. A tensão de modo comum na saída vocm, obtida por um somador e
divisor por dois, é comparada à tensão de referência Vref, e um sinal de erro é aplicado à entrada CMin.
66
Material não disponível para publicação
Em cada saída do OTA tem-se uma fonte de corrente cujo valor é dado pela equação 6.32, onde gmc é
a transcondutância do circuito de controle de modo comum.
vd

io + = gmd 2 + gmc (Vref − vocm )

i = − gm vd + gm (V − v )
d
c
ref
ocm
 o −
2
(6.32)
De forma geral, pode-se usar o modelo da Fig. 6.12 para analisar o controle de modo comum. A
tensão Vcm representa uma perturbação de modo comum nas saídas, no caso do amplificador da Fig.
6.10 é o termo ( vincm + ( R1 + R2 ) icm ) , Ro é a resistência de saída, gmc e vocm são o ganho de corrente e a
tensão de modo comum em cada saída. Tem-se então que
vocm =
Vcm
Ro gmc
+
Vref
1 + Ro gmc 1 + Ro gmc
(6.33)
Verifica-se claramente que Ro gmc é o ganho de tensão do circuito, e normalmente é muito elevado.
Considerando Ro gmc 1 , tem-se para tensão de modo comum nas saídas o valor idealizado
vocm = Vref
(6.34)
O circuito da Fig. 6.13 é muito empregado no controle de modo comum. Uma análise detalhada
mostra que as correntes id16 e idf16 dependem somente da tensão de modo comum nas entradas vo+ e voe da tensão de referência Vref ou seja,


( vo+ + vo− ) 
idf 16 = I bf + gm f  Vref −
 = I bf + gm f (Vref − vocm )
2





( vo+ + vo− )  = −

 I bf gm f (Vref − vocm )
id 16 = I bf − gm f  Vref −
2



(6.35)
onde gmf é a transcondutância dos transistores MF1, MF2, MF3 e MF4.
As relações entre os transistores são
M F1 = M F 2 = M F 3 = M F 4
M 13 = M 14 = M F 13 = M F 14
M 15 = M 16 = M F 15 = M F 16
As dimensões dos transistores MF1, MF2, MF3 e MF4 devem ser determinadas pela máxima variação
da tensão de saída, de forma que todos os transistores permaneçam saturados. No caso limite, a
corrente Ibf passa por somente um transistor de cada para diferencial. Desta forma, tem-se como
exemplo que
vo + MAX = ∆VoMAX + Vref
(6.36)
vgsF 1 = ∆VoMAX − VTN
(6.37)
I bf = k pN
WF 1
∆VoMAX − 2VTN
LF 1
(
)
2
(6.38)
e finalmente
I bf
WF 1 WF 1,2,3,4
=
=
LF 1 LF 1,2,3,4 k
pN ∆VoMAX − 2VTN
(
67
)
2
(6.39)
Material não disponível para publicação
O circuito pode ser usado com os OTAs em cascode dobrado ou regulado. Como exemplo,
considere o OTA em cascode dobrado com controle de modo comum da Fig. 6.14. As correntes Id9 e
Id10 são espelhadas de id16, sendo que
I d 9 = I d 10 =
W10
W
id 16 = 9 id 16 = α id 16
W15
W15
(6.40)
Empregando as equações 6.35 e 6.40, obtém-se para as correntes de saída de modo comum a
equação 6.41.
iocm = α gm f (Vref − vocm ) = gmc (Vref − vocm )
(6.41)
Portanto, a tensão de modo comum nas saídas do circuito é dada pela equação 6.33, onde Ro é a
resistência de saída do cascode dobrado e Vcm pode ser considerada a perturbação máxima de modo
comum na saída sem realimentação (controle). Como o circuito é alimentado por Vdd, pode-se
considerar que Vcm = Vdd 2 . Desta forma tem-se
vocm =
Vin1
Vdd
Ro gmc
1
+
Vref
1 + Ro gmc 2 1 + Ro gmc
(6.42)
I1
R1
R2
Vo+
_
CMin
+
_
0.5
Vocm
+
Vin2
R1
R2
Vo-
I2
_
Vref
+
Fig. 6.11: Amplificador inversor com controle de modo comum de saída.
Vcm
Vref
+
gmc
Vocm
_
Ro
Fig. 6.12: Circuito equivalente do controle de modo comum.
68
Material não disponível para publicação
Vdd
M15
MF15
Vb1
Id16
Idf16
MF16
M16
Vb2
MF2
MF1
MF3
MF4
Vo+
VoVref
M13
MF13
Ibf
Ibf
Vb3
M14
MF14
Vb4
Fig. 6.13: Circuito controlador de modo comum.
Vdd
M9
M10
Id9
M15
Id10
MF15
Vb1
Id16
Vb1
Idf16
MF16
M16
Id1
M1
Vb2
M7
Id2
M8
M2
V-
V+
Vb2
Id8
Iout-
Iout+
Vo-
Vb4
Ibias
Vref
M13
Ibf
MF13
Ibf
Vb3
M17
M11
MF4
Vo-
Id6
Vb3
Vb3
MF3
Vo+
Vo+
Id4
Ibias
MF2
MF1
Id7
M6
M4
Vb4
M12
Vb4
M14
M3
MF14
Vb4
M5
Fig. 6.14: OTA em cascode dobrado com controle de modo comum.
6.6 Critério de Projeto dos OTAS
Ao dimensionar OTAs para aplicações nos circuitos a capacitores chaveados, deve-se olhar não
apenas para a estabilidade, mas também para o tempo de estabilização. O sample-hold da Fig. 6.15
exemplifica bem o problema.
69
Material não disponível para publicação
Vg
Vin(t)
+
S
Vo(t)
C
_
CL
Fig. 6.15: Circuito sample-hold a capacitores chaveados.
Quando a chave S é fechada no instante t0, a tensão vin ( t0 ) é armazenada no capacitor C. O
amplificador buffer interpreta este sinal como um degrau de tensão e conseqüentemente, a saída vo ( t )
deve sair de um valor inicial e alcançar vin ( t0 ) . Isto significa que o capacitor CL fica submetido a um
degrau de tensão, e conseqüentemente a uma variação infinita de corrente. Mas a corrente de saída do
OTA é limitada em módulo a um valor máximo Iomax. Portanto, vo ( t ) varia como uma rampa até
alcançar vin ( t0 ) .
Quando isto ocorre, o OTA passa a atuar como elemento linear. Devido à sua composição de pólos
e zeros, um transiente linear é observado na saída, e leva algum tempo para estabilizar com um
determinado erro, conforme a Fig. 6.16.
Fig. 6.16: Resposta ao degrau do amplificador buffer.
O transiente não linear é chamado slew-rate (SR), e gasta um intervalo de tempo TSR, enquanto o
linear demora TLIN. O tempo de estabilização TEST do OTA é definido como a soma dos dois
transientes.
TEST = TSR + TLIN
(6.43)
O slew-rate está diretamente relacionado com a corrente de polarização do OTA. Sendo
I o max = I bias para o circuito com saída simples e I o max = I bias 2 para o diferencial, tem-se
SR =
∆Vo I o max
=
∆T
CL
(6.44)
Quanto menor for TSR, maior será o slew-rate e conseqüentemente Iomax. Portanto, a corrente de
polarização depende do slew-rate e da carga CL. Entretanto, o tempo de estabilização linear não
depende da corrente de polarização, e pode ser otimizado. Desta forma, minimizando TLIN, pode-se
aumentar TSR e conseqüentemente reduzir o consumo de potência do amplificador.
6.7 Otimização Com Auxílio de Simuladores
A precisão do critério de projeto descrito na seção 6.6 é muito dependente da modelagem do OTA.
Quanto mais preciso for o modelo empregado, melhores serão os resultados. Entretanto, os modelos
empregados para descrição dos transistores são extremamente complexos, inviabilizando uma análise
70
Material não disponível para publicação
literal simplificada do problema. Em alguns casos, muito específicos, é possível reduzir a
complexidade dos modelos dos transistores, sem perda apreciável de precisão. De forma geral, deve-se
poder trabalhar com o conjunto de equações que modelam os transistores. Um meio eficiente de
executar esta tarefa é o uso de programas de simulação.
O problema da otimização resume-se a dimensionar um amplificador com OTA, cuja resposta ao
degrau estabilize com erro ε em um intervalo de tempo TEST.
Conforme mostrado nas seções 6.3.1 e 6.1.4, a transcondutância gmd ( s ) não depende das
dimensão W dos transistores, à exceção do par diferencial de entrada que controla o ganho de corrente
DC. Portanto, o tempo de estabilização linear TLIN não depende da largura dos transistores.
Sabe-se a priori que para obter amplificadores rápidos, deve-se usar o menor L possível para os
transistores e o maior ∆Vgs , sendo este um parâmetro obtido da excursão de tensão de saída.
O método proposto resume-se nos passos descritos a seguir:
Passo 1:
Escolhe-se o tipo de OTA a ser usado e a estrutura onde será empregado. Por exemplo considere o
amplificador buffer com carga capacitiva da Fig. 6.17, que é uma configuração muito crítica do ponto
de vista da estabilidade, devido à taxa de realimentação unitária. Especificam-se os parâmetros do
amplificador como por exemplo, excursão de tensão na saída e tempo de estabilização com erro ε.
+
Vin(t)
Vo(t)
_
CL
Fig. 6.17: Amplificador buffer para otimização.
Passo 2:
Calcula-se o ∆Vgs para atender à excursão de tensão na saída, e escolhe-se o menor L admissível.
Passo 3:
Como ponto de partida, considere o OTA ideal e encontre a resposta ao degrau do circuito, que no
exemplo é
gm
− dt 

vo ( t ) = Vm 1 − e CL 




(6.45)
assuma que TLIN = TEST 2 e pela especificação do erro de estabilização ε, calcula-se o gmd pela
fórmula
gmd = −
2ln ( ε ) CL
TEST
(6.46)
Passo 4:
Calcula-se o Iomax pelas equações 6.43 e 6.44.
I o max =
2∆Vo CL
TEST
(6.47)
Passo 5:
Com os valores obtidos nas equações 6.46 e 6.47, calculam-se as dimensões dos transistores.
Evidentemente, estas dimensões não são ótimas, podendo ser modificadas para reduzir o selew-rate e
71
Material não disponível para publicação
conseqüentemente o consumo de potência. É importante observar que o parâmetro que controla o TLIN
é a dimensão Wd dos transistores do par diferencial de entrada.
Passo 6:
Com o auxílio de um programa de simulação, aplique um degrau de tensão vin ( t ) ao circuito, com
amplitude alta suficiente para que haja máxima excursão de tensão na saída, e meça o tempo de
′ . Repita este procedimento para vários valores de Wd (em torno do valor inicial),
estabilização real TEST
′ é mínimo. Observe que a redução em TEST
′ corresponde a diminuição de
até obter-se o Wd onde TEST
TLIN, pois TSR não varia com gmd. Isto permite reduzir o slew-rate e conseqüentemente a corrente Iomax ,
′ = TEST ou seja,
forçando TEST
 1
1 
∆I o max = 
−
 ∆Vo CL
′
TEST 
 TEST
(6.48)
′ > TEST . Neste caso é necessário
Observe que ∆Iomax pode ser negativa, significando que TEST
aumentar a corrente de polarização, para atender à especificação de tempo de estabilização.
Passo 7:
Calcula-se a nova corrente máxima de saída e a nova largura de canal do par diferencial de entrada.
I o′ max = I o max − ∆I o max
Wd′ =
(6.49)
I o max
Wd
I o′ max
(6.50)
A equação 6.50 é necessária para manter gmd constante durante o escalonamento da corrente.
Passo 8:
Com o valor de I o′ max encontrado no passo 6, recalculam-se as dimensões dos transistores. Mede-se
novamente o tempo de estabilização e verifica-se se atende à especificação. Caso positivo, o processo
está terminado. Caso contrário, deve-se iniciar o passo 6 novamente, fazendo
Wd ← Wd′
(6.51)
I o max ← I o′ max
Ex: Considerando o circuito da Fig. 6.17, dimensionar um OTA em cascode regulado para uma carga
capacitiva de 500fF, tempo de estabilização de 25ns com erro de 0.1% e excursão de sinal de 2V. O
processo de integração utilizado possui k pN = 103µ , k pP = 35.6 µ , VTN = 0.84V , VTP = −0.734V e
Vdd = 5V .
Passo 1: A estrutura escolhida é o amplificador buffer com carga capacitiva.
+
Vin(t)
Vo(t)
_
CL
Passo 2: Cálculo de ∆Vgs pela equação 6.21:
∆Vo = 2 = 5 − 4∆Vgs − 0.734 − 0.84
∆Vgs = 356.5mV
Passo 3: Cálculo de gmd pela equação 6.46:
72
Material não disponível para publicação
gmd = −
2ln ( 0.001) 500 ⋅ 10−15
25 ⋅ 10−9
= 276.3µ
Passo 4: Cálculo de Iomax pela equação 6.47:
I o max =
2 × 2 × 500 ⋅ 10−15
= 80 µ A
25 ⋅ 10−9
Passo 5: Cálculo das dimensões dos transistores.
Com referência à estrutura da Fig. 6.6, assume-se que I d 13 = I bias , I d 6 = I d 19 e I d 8 = I d 18 . Desta
forma tem-se para as dimensões dos transistores:
TRANSISTOR
W (µm)
L (µm)
M1, M2
7.4
0.8
M11, M12, M17, M14,M13
9.8
0.8
M3, M4, M5, M6, M18, M20, M21
4.9
0.8
M7, M8, M19, M22, M23
14
0.8
M9, M10, M15, M16
28
0.8
′ = 13.7ns com Wd = 22µ m . Pela equação 6.48
Passo 6: Com o auxílio de um simulador, obtém-se TEST
calcula-se
1
1


∆I o max = 
−
× 2 × 500 ⋅ 10−15 = 33µ A
−9
−9 
25 ⋅ 10 
 13.7 ⋅ 10
Passo 7: Cálculo da nova corrente máxima de saída e da nova largura de canal do par diferencial de
entrada, usando as equações 6.49 e 6.50.
I o′ max = 80 ⋅ 10 −6 − 33 ⋅ 10−6 = 47 µ A
Wd′ =
80 ⋅ 10−6
× 22 ⋅ 10−6 = 37.4 µ m
−6
47 ⋅ 10
Passo 8: Redimensionamento dos transistores.
TRANSISTOR
W (µm)
L (µm)
M1, M2
37.4
0.8
M11, M12, M17, M14,M13
5.7
0.8
M3, M4, M5, M6, M18, M20, M21
2.9
0.8
M7, M8, M19, M22, M23
8
0.8
M9, M10, M15, M16
16.3
0.8
O novo tempo de estabilização medido é TEST = 24.8ns , que satisfaz à especificação. A figura
abaixo mostra a resposta do amplificador a um pulso de tensão na entrada.
73
Material não disponível para publicação
4.0V
3.0V
2.0V
1.0V
0s
V(VOUT)
20ns
40ns
60ns
Time
74
80ns
100ns