Conversores Analógico/Digital e Digital/Analógico

Conversores Analógico/Digital
e Digital/Analógico
Electrónica 3 – 2005/06
José Machado da Silva
Vítor Grade Tavares
1
Conversores Analógico/Digital
Sumário
n Introduç ão
n Condicionamento de sinal
n
n
n
Característica de transferência, terminologia
Parâmetros característicos
Arquitecturas de conversores A/D
q Paralelo (Flash)
q Paralelo em dois passos (Two-step flash)
q Integraç ão
Aproximações sucessivas
Sobreamostragem (Sigma-Delta)
Aplicações
q
q
n
Electrónica 3 – 2005/06
2
Conversor Analógico/Digital
Um dispositivo que converte um sinal de amplitude
contínua e tempo contínuo ou discreto x(t), compreendido
numa gama especificada VFS, num sinal de amplitude e
tempo discreto, de acordo com uma dada lei de
quantização que representa todos os valores analógicos
de entrada num número limitado de códigos digitais na
saída, cada um dos quais representa uma fracção da
gama analógica total de entrada.
3
Electrónica 3 – 2005/06
Conversores Analógico/Digital
n
Diagrama de blocos
q
q
q
q
Amostrador – amostragem do sinal em tempo discreto
Quantificador – aproximação do valor de tensão amostrado a um dos
2N níveis possíveis, por arredondamento e truncagem
Codificação – conversão do valor amostrado num código específico
Interface – conversão série/paralelo e/ou “latching”
Vreferência
Amostragem
x(t)
Sinal
amplitude contínua
tempo contínuo
f amostragem
Quantificação
Codificação
X(n)
x(n)
Sinal
amplitude contínua
tempo discreto
Sinal
amplitude discreta
tempo discreto
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01001110101
Sinal
digital
série ou paralelo
4
Condicionamento do sinal - amostragem
n
Tipos de amostragem
q
q
q
q
Amostragem impulsional (teórico – não realizável)
Amostragem natural (teórico – interruptor ideal)
Amostragem com retenção de ordem zero (amostragem e retenção ideal –
amostragem instantânea é impossível)
Track/hold – amostragem e retenção real (resultado amostrado e retido em
memória)
x(t)
x(t)
yb(t)
x(t)
ya(t)
yd(t)
Ts
Ts
b)
d)
x(t)
yc(t)
Ts
Ts
a)
c)
5
Electrónica 3 – 2005/06
Condicionamento do sinal - amostragem
n
O S/H é um dispositivo que amostra sinais analógicos. É fundamental em
toda a cadeia de conversão podendo limitar a precisão e largura de banda.
Sample
Hold
Electrónica 3 – 2005/06
6
Condicionamento do sinal - amostragem
n
Desempenho e características temporais
Settling-time
Tempo de estabelecimento
Overshoot
• Overshoot,
Settling -time
e
Elementos amplificadores do S/H
Injecção de clock
slew-rate:
• Injecção de clock: Devido às cargas de canal
e capacidades de sobreposição na porta dos
MOSFETs que compõem os comutadores.
Decaimento
• Decaimento: Causado por correntes de fugas
e impedância off dos comutadores
Slew-rate
Sample (ou Tracking )
Tempo de aquisição
• Tempo de Abertura: Tempo necessário a
desligar a capacidade do sinal que memoriza.
Este tempo depende de vários factores, entre
eles o ruído e o sinal de entrada. A
consequência é uma incerteza neste tempo o
que origina erros de amostragem.
Hold
• Todos estes factores limitam
a resolução de conversão.
7
Electrónica 3 – 2005/06
Condicionamento do sinal - amostragem
• S/H Elementar.
impulso de curta duração
vi(t)
vo (t)
+
C
• S/H com impedância de entrada elevada.
• Problemas: Amplificador satura quando o
trans ístor abre.
+
vi(t)
C
×1
vo (t)
Electrónica 3 – 2005/06
• Demora algum tempo at é que o amplificador
volte ao ponto de funcionamento correcto na
amostragem seguinte
8
Condicionamento do sinal - amostragem
• S/H com impedância de entrada elevada.
Φ
• Mesma função que o último, no entanto
os novos comutadores garantem que o
amplificador se encontra num ponto de
funcionamento adequado durante o
período de hold.
Φ
Φ
vi(t)
×1
C
vo (t)
9
+
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Condicionamento do sinal - amostragem
• S/H com minimização da injecção de clock .
Φ
M1
vo (t)
+
+
Φ
-
vi(t)
M2
• Se o ganho dos amplificadores for muito elevado, então o clock feed-through (CFT) devido
a M1 é praticamente independente do sinal (de um lado tem um massa virtual, e do outro
um nível de sinal de tensão baixo). O CFT resultar á portanto em offset.
• O tempo de amostragem também será mais constante.
• M 2 serve para manter o primeiro Opamp numa região de funcionamento pr óxima daquela
necessária no início do pr óximo ciclo de amostragem (melhora a largura de banda).
Electrónica 3 – 2005/06
10
Condicionamento do sinal - amostragem
• S/H com minimização da injecção de clock e atenuação de offset.
Φ
-
vi(t)
M1
vo (t)
+
+
Φ
M2
Φ
M3
11
Electrónica 3 – 2005/06
Condicionamento do sinal - filtragem
n
Filtro anti-imagem
q
q
Necessário para limitar a banda
do sinal amostrado (de acordo
com o teorema da amostragem)
∆≤
q
q
A variação máxima na banda passante
deve ser inferior a 1 LSB
Para um filtro de 1ª ordem Butterworth
A ordem do filtro depende da
proximidade da f corte da f Nyquist
(Fs/2)
H( f ) =
q
0dB
ruído
q
Fs/2
1 + ( f / fo )
2
f
1
= 0. 0886 =
fo
11. 28
0dB
LB
1
Para** um ADC de 8-bit,
∆
H(f)
1
2N
n
LB < 1/10 da f corte!!
Nota: Amostrar a uma frequência tão alta
quanto possível. Mínimo 10x a LB do sinal.
* *H ( f ) = 1 − ∆
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Conversores Analógico/Digital
n
Característica de transferência
CAD bipolar, zero não-verdadeiro,
linear, código binário
CAD unipolar,linear, código binário
Código digital
de saída
111
Linha de interpolação
ideal
Largura da
frac ção 4, W[4]
(1 LSB)
Código digital
de saída
111
100
x
-3
010
001
1
2
1
2N
8 Sinal de
entrada
7
-1
VFS
x
000
0
-2
2
VFS
2N
Sinal de
entrada
3
010
001
000
Gama de fim -de-escala
Nível de
transição 1, T[1]
Erro de quantização
VFS
x
+1/2 LSB
εq = vIN − Y[k].LSB
2N
Sinal de
entrada
-1/2 LSB
13
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Conversores Analógico/Digital
n
Erros de ganho e de desvio na origem (tipica/ ocorrem simultanea/)
Código digital
de saída
Código digital
de saída
111
100
111
Desvio na origem
= 2/5 LSB
x
001
1
2
Erro de quantização
Linha interpoladora
que melhor se aproxima
100
010
000
0
Erro de ganho
= -3/5LSB
7
VFS
010
2N
001
Sinal de
entrada
[xLSB]
x
VFS
2N
000
0
1
2
7
Sinal de
entrada
[xLSB]
Erro de quantização
+1/2LSB
+1/2 LSB
-1/2 LSB
-1/2 LSB
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14
Conversores Analógico/Digital
n
Não-linearidade
Não-linearidade Integral
Não-linearidade diferencial
2 N-1 valores
Código digital
de saída
111
2 N-2 valores
Código digital
de saída
DNL[3]=
111
=(W[3]-Q)/Q x 1LSB
=+1/3LSB
INL[3]=
=-2/3LSB
W[3]
100
100
010
x
001
000
0
1
VFS
2N
7 Sinal de
entrada
[ xLSB]
2
010
001
000
0
Q
1
2
x
VFS
2N
7 Sinal de
entrada
[xLSB]
Erro de quantização
+1/2LSB
-1/2LSB
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15
Conversores Analógico/Digital
n
n
Não-monotonicidade e falha de códigos
Incerteza dos níveis de transição
Código digital
de saída
111
100
Não-monotonicidade
DNL= -1
Falha de
código
010
x
001
000
0
1
2
7
VFS
2N
Sinal de
entrada
[ xLSB]
Erro de quantização
+1/2LSB
-1/2 LSB
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16
Conversores Analógico/Digital
n
n
Gama dinâmica – relação entre a máxima e a m ínima (distinguivel
entre o ruído) amplitudes mensuráveis
No caso de um conversor linear e sem ruído, a gama dinâmica é o
próprio nº de bits (resolução)
Um conversor de 8 bits tem uma gama dinâmica de 256
q
n
Um conversor de 8-bit de resolução numa gama dinâmica de 12bit, adquire um sinal numa gama equivalente a 1-4000 com uma
resolução de 0.39%
17
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Conversores Analógico/Digital
n
Erro de quantização
n
Progressão “linear” dos degraus
de quantização com largura
uniforme
n
Tensão de entrada máxima = Vref
n
Largura de quantização, Q,
identifica a variação mínima da
entrada detectável na saída:
111
100
Q/2
9Q/2
13Q/2
Q=
Q/2
-Q/2
n
Vref
2N
Os parâmetros de caracterização
estática são obtidos da função de
transferência
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18
Conversores Analógico/Digital
n
O erro de quantização depende
da gama dinâmica do sinal de
entrada e do número de níveis de
quantização
pe(e)
1/Q
n
n
Com um elevado número de
níveis de quantização, o sinal de
erro pode ser modelado como um
ruído aditivo com uma densidade
de probabilidade de distribuição
uniforme
A potência do sinal de erro de
quantização é dada pela sua
variância
e
-Q/2
Q/2
Q/2
Q/2
1
Q2
σ e 2 = ∫ e 2 p(e) de = ∫ e 2   de =
12
−Q / 2
−Q / 2  Q 
19
Electrónica 3 – 2005/06
Conversores Analógico/Digital
Parâmetros de caracterização dinâmica
Relação sinal-ruído
Ideal
SNR =
sinalrms
A/21/2
Q2N-1 /21/2
=
=
σ
ruídorms
Q/121/2
= 2N-1 .61/2
SNR(dB) = 6.02N + 1.76
Para um sinal sinusoidal na
entrada, o ruído de quantização é:
0.095
0.09
0.085
2
•
σ2eq= Q + 12 Σk=1 12 Jo(2Nπk)Q 2
k
1/12
0.08
Electrónica 3 – 2005/06
11
9
10
8
7
0.075
6
π
5
12
4
n
20
Conversores Analógico/Digital
Parâmetros de caracterização dinâmica
n
Número efectivo de bits
Nef =
SNR−1,76
6,02
Se o sinal de entrada varre toda a
gama de conversão.
V 
SNR−1,76 + 20 log FS 
 V 
Nef =
6,02
n
Se o sinal de entrada tem amplitude
V<VFS
Relação sinal ruído + distorção (SINAD)
2
 Yn[ fh] 
SINAD= −20 log ∑ 10 20 


h


onde fh= são todas as frequências da gama considerada,
excluindo a fundamental e componenteDC.
21
Electrónica 3 – 2005/06
Conversores Analógico/Digital
Parâmetros de caracterização dinâmica
n
Distorção harmónica
THD =
Spurious Free Dynamic Range
PTotal_Harm ónicos
PFundamenta l
t
THD d B
 V 2 + V 2 + V 2 + ... 
h3
h4

= 10 log h 2
2


V
f


THD% =
V h 2 2 + V h3 2 + Vh 4 2 + ...
Vf
0dB
SFDR
× 100
Electrónica 3 – 2005/06
22
Conversores Analógico/Digital
Parâmetros de caracterização dinâmica
n
Distorção harmónica total (THD)
m
THD = 20log
∑ Y[ f h ]2
h=2
Usando amplitudes absolutas
Y[ f1]
2
 Y[ f h ] 
THD = 20log ∑ 10 20 

h= 2 


m
Usando amplitudes dos harmónicos
Yn[fh] em dBc (relativas à fundamental)
23
Electrónica 3 – 2005/06
Exemplo - 12 bit AS ADC, amostragem coerente (fs/fo=123)
Spurious
tone
Fundamental
Noise
floor
Harmonics
7
3 5
Electrónica 3 – 2005/06
4
24
Conversores Analógico/Digital
Parâmetros de caracterização dinâmica
Incerteza no instante de amostragem - Jitter
v = Asen(2πft) → dv dt
1LSB
2πfA < 1LSB=
∆t
HDTV
N = 10 bits
f = 30 MHz
∆t = 10 ps
Áudio
N = 14 bits
f = 20 kHz
∆t = 970 ps
∆t =
máx
= 2πfA
2A
2N
1
πf 2 N
25
Electrónica 3 – 2005/06
Conversores Analógico/Digital - Arquitecturas
n
Conversores de
operam entre 1,5
Nyquist (i.e. 3 a
entrada): flash,
pipeline, ...
Nyquist: Conversores que
e 10 vezes a frequência de
20 vezes a LB do sinal de
aproximaçãoes
sucessivas,
DAC: Conversor digital-analógico
ADC: Conversor analógico-digital
Conversores Sobreamostrados: Conversores que
operam a frequências muito superiores à
frequência de Nyquist (tipicamente de 20 a 512
vezes maior). São conversores que conseguem
aumentar a SNR por intermédio de uma
filtragem do ruído de quantificação fora da
banda do sinal: sigma-delta
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26
Arquitecturas - Paralelo (Flash)
n
2N -1 comparadores
• Em geral um conversor Flash
converte num único ciclo de relógio
com duas fases. Na primeira fase o
sinal é amostrado e aplicado à entrada
dos 2N-1 comparadores. Na segunda
fase a saída dos comparadores é
codificada numa palavra digital de N
bits e guardada num registo.
Vin
Vref
+
R
-
R
+
Codificador
/ registo
-
R
2N -1 para N
:
:
D
+
• São complexos, ocupam um
grande área, apresentam grande
capacidade
de
entrada,
e
consomem elevada potência.
-
R
+
R
2 N-1
comparadores
27
Electrónica 3 – 2005/06
Arquitecturas - Paralelo (Flash)
Arquitectura básica
Vin1
Vin2
A
Latch
Φ
Vout
/Φ
Comparador baseado em inversor e capacidades comutadas
Vin
Rn
S1, Φ
comparador
S3 ,Φ
C1
Modo amostragem – S1, S3 on; S2 off
Modo comparação – S1, S3 off; S2 on
S2, /Φ
Vrefn + δV
Electrónica 3 – 2005/06
28
Arquitecturas – Paralelo de 2 passos com refinamento
de escala (subranging)
N
N1
N2
2 -1 comparadores -> 2 -1 + 2 -1
V in
1º passo MSBs
X[T16]
Amostragem
e retenção
11
Quantificador de
N2-bits em 1 passo
Conversor D/A
X[T0]
Quantificador de
N1-bits em 1 passo
X[T2N ]
2º passo LSBs
X[T12]
X[T(i +1)2N2]
X[T11]
11
10
X[T9]
01
00
10
X[T8]
01
X[T4]
bN , ---- , bN2+2 , b N2+1
X[Ti2N2 ]
00
bN2, ---- , b2 , b 1
X[T0]
29
Electrónica 3 – 2005/06
Paralelo em 2 passos c/ amplificação de resíduo
(Two step flash ou parallel feed-forward)
2N -1 comparadores -> 2N/2-1 + 2N/2-1
+
v in
S/H
ADC
MSB (N/2 bits)
O ADC de dois passos
primeiro
efectua
uma
conversão “grosseira” com
N/2 bits, correspondentes
aos MSBs. Este resultado é
subtraído à entrada do que
resulta o 1º erro de
quantização. Este é depois
refinado num 2º ADC de N/2
bits.
-
DAC
2N/2
ADC
LSB (N/2 bits)
+
Amplificador do resíduo
MSBs
b1 ; b2 ;...
Vref
v in
...; bN-1 ; bN
×2N/2
0
Electrónica 3 – 2005/06
LSBs
Vref
0
30
Paralelo em 2 passos c/ amplificação de resíduo
(Two step flash ou parallel feed-forward)
n
n
n
n
n
Cada conversor é um conversor flash.
O número de comparadores é bastante reduzido relativamente a um ADC
puramente flash (reduz-se de (2N-1) para 2(2N/2-1)).
Precisa de dois passos para determinar a palavra final (menor largura de banda).
Cada ADC tem de possuir a resolução correspondente aos N bits (caso contrário
o DNL e/ou INL não estariam dentro de ±½ LSB.
Há uma grande exigência sobre o amplificador do res íduo: tem de ser capaz de
descriminar sinais de ±½ LSB.
Vin
SHA1
clk
ADC1
DAC
-
/clk
+
+
SHA2
clock
SHA1:hold
SHA2:sample
Conversão grosseira
Conversão D/A, subtrac ção
ADC2
∆t
SHA1:sample
SHA2:hold
Conversão fina
LSB
MSB
Fig.6.31 do data conversion system design
31
Electrónica 3 – 2005/06
Cascata de conversores de 1 bit (pipeline)
• ADC de N-passos com conversores de um bit cada. Após um atraso
inicial de N ciclos de relógio, obtem-se uma conversão por cada ciclo
de relógio. Os erros propagam-se ao longo da cadeia, pelo que a
exactidão é condicionada pelas características dos primeiros andares.
vi
+ +
-
S/H
+ +
-
S/H
2
“ 1” “ 0”
...
“ 1” “ 0”
+ -
+ Vref/2
b1
2
Vref/2
1bit
Electrónica 3 – 2005/06
b2
...
32
Cascata de conversores de 1 bit (pipeline)
+
C1
-
Vin
-
C2
Vout=0
+
Amostragem
-C1 +
Vref
Vout=2Vin-Vref
-
C2
+
C1=C2
A polaridade desta tensão determina
se Vin>Vref /2 ou Vin <Vref /2. Se Vin<Vref
Vref é adicionada ao res íduo.
Amplificação e
comparação
33
Electrónica 3 – 2005/06
Cascata de conversores de 1 bit (pipeline)
n
Latência – atraso entre o instante de amostragem do
sinal e o instante em que o código é disponibilizado à
saída
Sinal
entrada
N
N+1
N+2
N+3
N+5
N+4
Relógio
conversão
Dados
saída
N-3
N-2
N-1
Electrónica 3 – 2005/06
N
N+1
N+2
34
Integração de dupla rampa
n
n
Conversor muito popular pelo seus baixos offset e erro de ganho, e
elevada linearidade.
Exige circuitos de baixa complexidade.
n
É vocacionado para sinais bastante lentos sendo adequada para
aparelhos de medida (corrente e tensão).
n
Baixo custo, boa resolução, baixa taxa de conversão (dependente de
vIN ).
35
Electrónica 3 – 2005/06
Integração de dupla rampa
n
Conversão realizada em duas fases.
V
(Declive variável= -Vin/K)
V3
Fase I
Fase II
-Vin3
V2
(Declive fixo=Vref/K)
-Vin2
-Vin1
V1
Durante a fase I é gerada uma rampa
de declive variável, directamente
proporcional ao valor da tensão de
entrada a converter. Durante a fase II
decresce-se do valor V i atingido no final
da fase I até 0 com declive constante.
Este tempo é variável e directamente
proporcional ao valor da rampa no fim
da fase I.
T1 (Fixo)
T (Depende de Vin) Como T é fixo então T é directamente
I
2
proporcional à entrada. Se T2 controlar o
tempo de contagem de um contador binário,
a saída digital do contador é directamente
proporcional a Vin.
2

T1 

Vin
K
 T2 = T1 ×
V
T2
ref
Vi = − ×Vref 
K

Vi = −
Vin_ i
Electrónica 3 – 2005/06
36
Integração de dupla rampa
• S1 é ligado a -Vin durante T1 segundos e a Vref durante T2. S2 fecha com um
impulso no fim de T2, curto-circuitando o condensador.
T1 = 2N TCk = −
T2 =
Vi
RCVref
O contador conta durante T2 segundos, então a
saída digital indica o número de períodos Tck
contados em T2 segundos.
Vi

RC (− Vin ) 
Vin
N
 T2 = 2 TCk
V
ref


2N D =
(
T2
; D = b1 2 −1 + b2 2−2 + ... + bN 2− N
TCk
D=
S2
C
+
Integrador
Vi
Vin
Vref
Comparador
Lógica de
Controlo
+
R
-
S1
-
-Vin
Vref
)
Contador
:
b1
b2
b3
bN
A dupla rampa permite eliminar a
sensibilidade a variações de R e C
TCk
Electrónica 3 – 2005/06
37
Integração de dupla rampa
n
n
n
n
A conversão é independente do factor de ganho RC e portanto os
erros de ganho são muito baixos.
RC deve ser escolhido por forma a maximizar Vin para garantir
boas relações sinal ruído.
Os erros de offset podem ser compensados recorrendo-se a um
conversor de quadrupla rampa. Uma conversão faz-se com Vin=0
(amostrar o offset). A segunda conversão corresponde a Vin. O
valor final será este subtraído do primeiro.
Os conversores de dupla rampa são muito lentos. No pior dos
casos TT=T1+T2|T1=T2=2N+1TCk
Electrónica 3 – 2005/06
38
Aproximações sucessivas
n
n
A determinação da conversão é efectuada por aproximações
sucessivas dos bits, começando-se pelo mais significativo.
O número de iterações reduz-se neste conversor a NTCk
N passos
b2 =1
b1 =1
b2 =0
b2 =1
b1 =0
b2 =0
b3 =1
b3 =0
b3 =1
b3 =0
b3 =1
b3 =0
b3 =1
b3 =0
111
110
101
100
011
010
001
000
t
39
Electrónica 3 – 2005/06
Aproximações sucessivas
n
Alta taxa de conversão, boa resolução, relativamente pequena área.
Saída D/A
D/A
Conversor
REF
Comparador
V IN
Registo
Aproximações
sucessivas
+
n
Clock
O DAC aplica recursivamente N tensões de
referência ao comparador
q
n
3/4 FS
DIGITAL
OUTPUT
DATA
1/2 FS
Código de saída:
1/4FS
101011
1
2
3 4 5 6
Um conversor de 16 bits realiza 16 comparações
por ciclo de conversão
É necessário um Track/Hold na entrada (para
manter Vin constante durante a conversão)
Electrónica 3 – 2005/06
40
Aproximações sucessivas por redistribuição de carga
n
Sp
CM
CM-1
n
Topologia preferida para os
conversores SAR
n
A malha de resistências de
conversão D/A é substituída por
um conversor D/A capacitivo
n
Porquê??
C0
V REF
V in
Registo decisão
q
Lógica decisão
Clk
Apontador
q
O emparelhamento de
condensadores em tecnologia
CMOS é mais fácil de obter do
que o de resistências de precisão
Apresenta por inerência uma
função de S/H
41
Electrónica 3 – 2005/06
Aproximações sucessivas por redistribuição de carga
n
Distribuição de carga 4 bits
V x˜ 0
8C
4C
2C
C
S2
1.
Modo
amostragem
V in
S1
4C
2C
V in
Vx reposta a 0
Condensadores executam amostragem
q
Carga nos Cs = 16CVin
n
Todos os condensadores carregados com Vin
C
S2
2.
C
Modo retenção
q
Modo
retenç ão
S1
q
V REF
V x˜ -Vin
8C
Modo amostragem
q
C
q
S2 aberto (comparador activado)
Todos os Cs ligados à massa
n
Preservando a carga, V xà-Vin
V REF
Electrónica 3 – 2005/06
42
Aproximações sucessivas por redistribuição de carga
n
Distribuição de carga 4 bits
3.
Modo redistribuição de carga (processo
de aproximações sucessivas)
q
q
Vx
8C
4C
V in
2C
S1
C
S2
O C de maior valor (8C) é ligado a Vref
Como 8C = ½ C tot, Vx à -Vin + Vref /2
n
C
n
Modo
Comparação
bit a bit
q
V REF
q
n
Se V x permanece negativa àVin > Vref/2, e
o condensador MSB é deixado ligado a Vref
(valor do MSB = 1)
Se V x passa a positivoàVin < Vref/2, e o
condensador MSB é ligado à massa (MSB
value = 0)
O processo é repetido N vezes, com um
condensador de menor valor a ser ligado de
cada uma das vezes, at é que se conclua a
conversão
Equivalente a um divisor capacitivo
Aspectos críticos
q
Transitórios de comutação
Electrónica 3 – 2005/06
43
Conversores Sobreamostrados – Σ∆
n
O que é um conversor sigma-delta (delta-sigma)
q
Um conversor de 1-bit (tb. pode ser multi-bit) que tira partido da sobreamostragem
q
“Delta” = comparação com DAC 1-bit
q
“Sigma” = integração dos erros (sequência de valores Delta)
n
Quais as vantagens de um sigma-delta?
q
Realizado com essencialmente circuitos digitais o que permite baixo custo
q
Grande resolução
n
Quais as desvantagens ?
q
Resposta em frequência limitada (tem tendência a deixar de ser!)
q
Mais efectivo com entradas contínuas
q
Latência
n
A vantagem da sobreamostragem reside no facto de a gama dinâmica do conversor
aumentar, i.e., a relação sinal ru ído na banda do sinal aumenta com o aumento da
frequência de amostragem. Isto acontece pelo facto do ru ído de quantificação se
estender numa banda maior.
Electrónica 3 – 2005/06
44
Conversores Sobreamostrados – Σ∆
n
Filtro de média
Fim de escala
Modulador
Sigma-Delta
Tensões
contínuas
1-bit
0V
1-bit stream
Entrada a 1/2 escala
1
0
1
0
1
0
1
0
1/4 do fim de escala
1
0
0
0
1
0
0
0
média
= 0.5
3/4 do fim de escala
1
1
1
0
1
1
1
0
média
= 0.25
média
= 0.75
45
Electrónica 3 – 2005/06
Conversores Sobreamostrados – Σ∆
n
n
A sobreamostragem permite a utilização de circuitos analógicos com
especificações menos restritivas.
Permite também a utilização de filtros de anti-aliasing com especificações
menos rigorosas na banda de transição.
Banda de
transição
Sinal
fB
fB
fs/2
fs
fs/2
Electrónica 3 – 2005/06
fs
46
n
Signa l i nput,
X
1
X3
X2
+
-
+
X4
Differenc
Somador e
Amp
Integra
integrador
tor
X5
VMax
Latch
Conversores Sobreamostrados – Σ∆
Entrada
do
To
Digital
Filtro digital
Fi lter
1000100010001
Compa
ra tor
Comparador
ADC de
1 bit
(1-bit
ADC)
Relógio
do modulador
DAC
1-bit1DAC
bit
X1
Vmax
0V
X2
+Vmax
X3
+Vmax
X4
1
X5
Vmax
-Vmax
-Vmax
0
0V
47
Electrónica 3 – 2005/06
Conversores Sobreamostrados – Σ∆
n
SNR = 6.02N + 1.76dB ;
(para um conversor
de N bits e entrada sinusoidal)
Potência
Potência
Amplitude da fundamental
Sobreamostragem de kx
SNR = 6.02N + 1.76dB ;
O mesmo ruído total mas
espalhado por uma banda maior
Ruído de quantização
Nível médio do r uído
Nível médio do r uído
Frequência
FS / 2
FS
Electrónica 3 – 2005/06
Frequência
k FS / 2
k FS
48
Conversores Sobreamostrados – Σ∆
n
Filtro ideal
Amplitude da fundamental
SNR = 6.02N + 1.76dB
Potência
Potência
SNR = 6.02N + 1.76dB + 10 log(kFs/2*BW)
10log(4) ˜ 6
O integrador é um passaalto para o ruído.
Como resultado obtém-se
uma formatação do ruído
(noise shaping)
Ruído removido
Frequência
BW
k FS / 2
Frequência
k FS
k FS / 2
k FS
49
Electrónica 3 – 2005/06
Conversores Sobreamostrados – Σ∆
Quantificador
Potência do ruído
Área=
Q2 /12
K2
Q
K=
-fs/2
Q
12
fs/2
1
fs
A área ao quadrado tem de ser constante pois como observamos o ruído de quantificação
é independente da frequência de amostragem. Para o mesmo quantificador se fs
aumenta então K diminui.
K2
Áreas iguais K ' = Q
12
K’2
-f’s /2
-fs/2
fs/2
Electrónica 3 – 2005/06
1
f 's
f’s/2
50
Conversores Sobreamostrados – Σ∆
n
O=
fs
2 fB
Razão de sobreamostragem
Após a filtragem (ideal) verificamos que na banda base resta-nos um ruído total
(potência igual às áreas rectangulares com K e K’ quadrado) de:
Area = K 2 × (2 f B ) =
Q 2 2 fB Q 2 1
=
12 f s
12 O
A relação sinal ruído para um conversor de N bits:
V2
SNR = 10 log inRMS
 V2
 Q



 2

 2

V
 = 10 log  inRMS O  = 10 log VinRMS
2

 Q

 Q2




 12

 12
Se a entrada for uma sinus óide:


 + 10 log(O )



SNR = 6.02 N + 1. 76 + 10 log(O)
Electrónica 3 – 2005/06
51
Conversores Sobreamostrados – Σ∆
n
Sobreamostragem e filtragem permitem melhorar a SNR
q
Cada aumento da sobreamostragem por um factor de 4, permite melhorar a
SNR em 6 dB (1-bit)
n
Com um conversor de 1-bit a sobreamostragem e a filtagem permitem obter:
q
2-bits para uma sobreamostragem de 4x
q
3-bits para uma sobreamostragem de 16x
q
4-bits para uma sobreamostragem de 64x
q
..
..
..
..
q
24-bits para uma sobreamostragem de 70.368.744.177.664x
n
Com uma frequência de 40kHz levar-se-iam 56 anos a obter a média – l
sobreamostragem não é tudo
n
Os conversores sigma-delta tiram partido da técnica de noise shaping para se
obterem mais do que 6dB de gama dinâmica por cada incremento de 4x da taxa
de sobreamostragem
Electrónica 3 – 2005/06
52
Conversores Sobreamostrados – Σ∆
• A SNR cresce a 10dB/dec com a razão de sobreamostragem
• A sobreamostragem apenas aumenta o SNR diminuindo o efeito de
quantificação na banda base do sinal. No entanto não melhora a linearidade
do conversor utilizado. Se se quiser obter um conversor de M bits com M>N
apenas por sobreamostragem , então o conversor de M bits deverá
apresentar medidas de linearidade equivalentes a um conversor de M bits,
i.e., em termos de linearidade o conversor original deverá ter uma resolução
equivalente a M bits.
• Isto pode ser conseguido usando um conversor de 1 bit (comparador) pois
este é inerentemente linear, i.e., como só apresenta dois valores possíveis a
curva que os une é sempre um segmento de recta.
53
Electrónica 3 – 2005/06
Conversores Sobreamostrados – Σ∆
Digital
Analógico
Vi
Filtro
Passa-Baixo
Digital
∆Σ
modulador
Filtro
S/H
O
Filtro de decimação
Q
H(z)
+
Y(z)
A função do modulador é a de
moldar (modelar) o ruído na banda
base do sinal sem atenuar o
próprio sinal a converter.
1/s
U(z) +
H(z)
+
X(z)
Q
Y(z)=X(z)+Q(z)
Quantificador
Y (z ) =
H (z )
1
U (z ) +
Q (z )
1 + H (z )
1+ H ( z )
DAC
Electrónica 3 – 2005/06
54
Conversores Sobreamostrados – Σ∆
• Exemplo de primeira ordem (consideremos
conversor de 1 bit)
H ( z) =
u(nT)
+
-
1
z −1
Z-1
+
x(nT)
y(n)
ADC
(
)
Y ( z ) = z −1 X ( z ) + 1 − z −1 Q( z)
y(n)+q(t)
DAC
FIR passa-alto
Ruído de quantificação
55
Electrónica 3 – 2005/06
Conversores Sobreamostrados – Σ∆
n
INTEGRADOR
INTEGRADOR 1-BIT ADC
+
?
-
∫
+
Saída 1-BIT
∫
?
INTEGRADOR
+
∫
?
-
1-BIT ADC
Saída 1-BIT
-
1-bit
DAC
1-bit
DAC
Modulator noise densities
Modulator noise densities
0
1
1st-order
2nd-order
3rd-order
4th-order
2
3
4
Hz
5
6
7
0
100
200
300
400
500
Hz
1st-order
2nd-order
3rd-order
4th-order
“Conditioning Sensor Signals For Data Converter Applications”
Joe DiBartolomeo,,Dennis Cecic, IEEE IMS Toronto)
Electrónica 3 – 2005/06
56
Conversores Sobreamostrados – Σ∆
3ªordem
21dB/oitava
3,5 bit/ oitava
bits [dB]
2ªordem
15dB/oitava
2,5 bit /oitava
19.6 120
16.3 100
13 80
1ªordem
9dB/oitava
1,5 bit /oitava
9.7 60
6.4 40
Taxa de
sobreamostragem
3 20
4
2
erms =
8
Q
πn
12
2n + 1
16 32 64 128 256 512 k
4
6
8 oitavas
( O) −( n +1 2 )
n - ordem do modulador
Electrónica 3 – 2005/06
57
Conversores Analógico/Digital - especificações
n
Especificações de amostragem:
q
q
n
Tempo de conversão, tempo de aquisição, taxa de conversão,
atraso de amostragem (aperture delay)
Incerteza de amostragem (aperture jitter), reposta ao degrau
Parâmetros de caracterização estática:
q
Obtidos por testes realizados com estímulos DC ou de baixa
frequência
n
n
Erro de ganho, desvio na origem (offset error), INL, DNL
Parâmetros de caracterização dinâmica:
q
q
Obtidos por testes realizados com estímulos sinusoidais à
frequência de operação
SNR, SINAD, THD, Nef
Electrónica 3 – 2005/06
58
Conversores Analógico/Digital - Arquitecturas
n
24
Resolução- bits
Aumento da taxa de conversão
20
∆Σ
sobreamostragem
Aumento da taxa de conversão
16
12
Aumento da taxa de conversão
AS
Pipeline
8
10
100
1K
10K
100K
1M
10M
100M
Taxa de conversão (a/s)
59
Electrónica 3 – 2005/06
Conversores Analógico/Digital - Arquitecturas
n
Nef
Mas em tecnologia
nada deve ser tomado
como definitivo !
Jerry Horn
http://www.chipcenter.com/eexpert/jhorn/jhorn015.html
Electrónica 3 – 2005/06
60
Conversores Analógico/Digital - Arquitecturas
n
Classificação de diferentes ADC de acordo com a
rapidez e resolução
Baixa ou média velocidade
Elevada resolução
Dupla Rampa
Sobre-amostragem
Velocidade moderada
Resolução média
Elevada velocidade
Baixa ou média resolução
Aproximações sucessivas
Algor ítmica
Flash
Dois-passos
Interpolação
Folding
Pipelined
Time-interleaved
61
Electrónica 3 – 2005/06
Conversores Analógico/Digital - Arquitecturas
n
Exemplos de aplicações
Aplicação
Arquitectura
Nº de bits
Taxa de conversão
Áudio
Σ∆, Σ∆ 4ª-7ª ordem
48-50 kA/s
48-96 kAs
85-500 kA /s
AS
14-18 consumidor
18-24 profissional
10-16
Controlo automático
Sensores
Σ∆
AS
Rampa (integrador)
24
8-18
18-20
780 A/s
20-2000 kA/s
100-2000 A/s
Transmissão de dados
Σ∆, Σ∆ 4ª ordem
8 kA/s modems
80-160 kA /s ISDN
2,2 MAs ADSL
40 MA/s VDSL
Pipeline
12-16 modems
13-16 ISDN
12 ADSL
12 VDSL
Controlo de disco duro
Half-flash
Pipeline
AS
Flash
10
8-12
8
6
320 kA/s
800 – 1500 kA /s
100 kA/s
30-140 MA/s
Video, TV digital
Half-flash ( video profissional)
Pipeline
8 – 12
8 – 12
10 – 40 MA/s
30 – 50 MA/s
Electrónica 3 – 2005/06
62