Parte-4-(Proc

FABRICAÇÃO
DOS WAFERS
1
EE141
Processo de Fabricação
Obtenção de Silício Monocristalino
suporte
semente de silício
monocristalino
silício puro
fundido
Ao contato com a semente
o silício fundido começa a
cristalizar seguindo a
orientação dos cristais da
semente
Processo de Fabricação
Obtenção de Silício Monocristalino
Após o lingote adquirir o diâmetro
desejado, ele começa a ser puxado
para cima
lingote de silício
monocristalino
Processo de Fabricação
Obtenção de Silício Monocristalino
Silicon Ingot
A single crystal of silicon, a
silicon ingot, grown by the
Czochralski technique. The
diameter of the ingot is 6 inches
– 15 cm. (Courtesy of Texas
Instruments.
ATUAL!
Processo de Fabricação
Corte dos wafers
Antes do corte dos wafers é efetuado
um corte de marcação da orientação
dos eixos x/y.
Processo de Fabricação
Polimento dos lingotes de silício monocristalino
Após o crescimento do lingote de silício
monocristalino, este passa por um processo de
polimento, antes do corte em fatias (wafers).
Processo de Fabricação
Polimento dos wafers de silício monocristalino
Cada wafer passa individualmente por um
processo de polimento, tanto das bordas como
de suas superfícies.
Planarization: Polishing the Wafers
From Smithsonian, 2000
Processo de Fabricação
Polimento e limpeza dos wafers de silício monocristalino
A sala limpa - INTEL
A sala limpa - INTEL
A sala limpa usa uma iluminação laranja e não branca como as demais salas
limpas, isso porque o material fotossensível reage à luz branca.
Tecnologia 90nm (INTEL Pentium)
Tecnologia 65nm (INTEL Pentium)
•
Foram chamados pela Intel de “Presler”, nesta tecnologia destaca-se o alto poder de
“overclock” que este processador oferece, isso porque ele aquece relativamente muito pouco.
O Presler é composto de 2 núcles de 65nm chamados “Cedar Mill”, o que torna ele um chip
binuclear. Foram lançados no segundo semestre de 2005, na arquitetura do Pentium D.
•
O núcleo do Presler possui 376 milhões de transistores ocupando uma área de 162mm2. As
principais características que a tecnologia de 65nm nos oferece são as seguintes:
Núcleo do
Presler
(65nm).
FABRICAÇÃO
DOS CIRCUITOS
INTEGRADOS
16
EE141
CMOS Process
polisilício
N+
N+
Al
P+
P+
SiO2
poço N
substrato P -
17
EE141
A Modern CMOS Process
gate-oxide
TiSi2
AlCu
SiO2
Tungsten
poly
p-well
n+
SiO2
n-well
p-epi
p+
p+
Dual-Well Trench-Isolated CMOS Process
18
EE141
Circuit Under Design
VDD
VDD
M2
M4
Vout
Vin
M1
Vout2
M3
19
EE141
Its Layout View
20
EE141
CMOS Process at a Glance (1/5)
Define active areas
Etch and fill trenches
Implant well regions
Deposit and pattern
polysilicon layer
Implant source and drain
regions and substrate contacts
Create contact and via windows
Deposit and pattern metal layers
21
EE141
CMOS Process Walk-Through (2/5)
(a) Base material: p+ substrate
with p-epi layer
2 m
100 m
a 500 m
Camada epitaxial: 2 m, onde são
fabricados os transistores
p-epi
p+
SiN
34
p-epi
p+
SiO
2
(b) After gate-oxide growth and
sacrificial nitride deposition (acts as a
buffer layer): implantação iônica ou CVD.
Área ativa: onde são implantados os
transistores.
Área de campo: restante da superfície.
SI2N4 – (nitreto de silício) – delimita e
protege a área ativa.
(c) After plasma etch of insulating
trenches using the inverse of
the active area mask
p+
EE141
Remove-se por corrosão, expõe a
área de campo
22
22
CMOS Process Walk-Through (3/5)
óxido de campo
SiO (d) After trench filling, CMP
2 planarization, and removal of
sacrificial nitride
CMP: Chemical/Mechanical Planarization.
Crescimento do óxido de campo por
deposição (CVD).
 Óxido de campo: maior isolação
elétrica.
SiN
34
n
(e) After n-well and
V
adjust implants
Tp
Criação do Poço N
p
(f) After p-well and
V
adjust implants
Tn
Criação do Poço P
23
EE141
CMOS Process Walk-Through (4/5)
poly(silicon)
(g) After polysilicon deposition
(sputtering) and etch.
n+
p+
(h) After n+ source/drain and
p+ source/drain implants. These
steps also dope the polysilicon.
SiO
2
(i) After (CVD) deposition of SiO
2
insulator and contact hole etch.
24
EE141
CMOS Process Walk-Through (5/5)
Al
(j) After (sputtering) deposition
and patterning of first Al layer.
Al
SiO
2
(k) After deposition of SiO
insulator, etching of via’s, 2
deposition and patterning of
second layer of Al.
25
EE141
Advanced Metallization
26
EE141
27
EE141
Etapas do Processo de Fabricação
para Tecnologia CMOS N-Well Típica
28
EE141
Etapas do Processo de Fabricação
para Tecnologia CMOS P-Well Típica:
máscaras de litografia (1/2)
29
EE141
Etapas do Processo de Fabricação
para Tecnologia CMOS P-Well Típica:
máscaras de litografia (2/2)
Etapas do Processo de Fabricação
para Tecnologia CMOS SOI (1/2)
No final do
processo ,
este vai ser o
óxido de
gate!
Obs: falta a
camada de
SiO2 nestas
etapas!
30
EE141
31
EE141
Etapas do Processo de Fabricação
para Tecnologia CMOS SOI (2/2)
Advanced Metallization
32
EE141
REGRAS DE
PROJETO
33
EE141
3D Perspective
Polysilicon
Aluminum
34
EE141
Design Rules

Interface between designer and process engineer

Guidelines for constructing process masks

Unit dimension: Minimum line width
– scalable design rules: lambda parameter
– absolute dimensions (micron/nano rules)
35
EE141
CMOS Process Layers
Select the areas to
be doped
inside an
Active Area
Layer
Color
Well (p,n)
Yellow
Active Area (n+,p+)
Green
Select (p+,n+)
Green
Polysilicon
Red
Metal1
Blue
Metal2
Magenta
Contact To Poly
Black
Contact To Diffusion
Black
Via
Black
Representation
36
EE141
Layers in 0.25 m CMOS process
37
EE141
Intra-Layer Design Rules
Same Potential
0
or
6
Well
Different Potential
2
9
Polysilicon
2
10
3
Active
Contact
or Via
Hole
3
2
Select
3
Metal1
2
2
3
4
Metal2
3
38
EE141
Transistor
Transistor Layout
1
3
2
5
39
EE141
Vias and Contacts
2
4
Via
1
1
5
Metal to
1
Active Contact
Metal to
Poly Contact
3
2
2
2
40
EE141
Select Layer
2
3
Select
2
1
3
3
2
Substrate
5
Well
41
EE141
CMOS Inverter Layout
In
GND
VD D
A
A’
Out
(a) Layout
A
A’
n
p-substrate
+
n
+
p
Field
Oxide
(b) Cross-Section along A-A’
42
EE141
3
4
1
6
6
2,5
2,25
5
43
EE141
Layout Editor
44
EE141
max Layer Representation

Metals (five) and vias/contacts
between the interconnect levels


Note that m5 connects only to m4, m4
only to m3, etc., and m1 only to poly,
ndif, and pdif
Some technologies support “stacked
vias”

Active – substrate (poly gates),
transistor channels (nfet, pfet),
source and drain diffusions (ndif,
pdif), and well contacts (nwc, pwc)

Wells (nw) and other select areas
(pplus, nplus, prb)
Not used with MicroWind!
Not used
with
MicroWind!
CMOS Inverter max Layout
Out
In
metal1-poly via
metal1
polysilicon
metal2
VDD
pfet
PMOS (4/.24 = 16/1)
pdif
NMOS (2/.24 = 8/1)
metal1-diff via
ndif
nfet
GND
metal2-metal1 via
Design Rule Checker
poly_not_fet to all_diff minimum spacing = 0.14 um.
47
EE141
Sticks Diagram
V DD
3
Out
In
• Dimensionless layout entities
• Only topology is important
1
• Final layout generated by
“compaction” program
GND
Stick diagram of inverter
48
EE141
Packaging
(empacotamento)
49
EE141
Packaging Requirements
 Electrical:
Low parasitics
 Mechanical: Reliable and robust
 Thermal: Efficient heat removal
 Economical: Cheap
50
EE141
Bonding Techniques
Wire Bonding
Substrate
Die
Pad
Lead Frame
51
EE141
Tape-Automated Bonding (TAB)
Sprocket
hole
Film + Pattern
Solder Bum
Die
Test
pads
Lead
frame
Substrate
(b) Die attachment using solder bu
Chip On Board (COB)
Polymer film
(a) Polymer Tape with imprinted
wiring pattern.
52
EE141
Chip on Board (COB)
Sprocket
hole
Film + Pattern
Solder Bump
Die
st
ds
Lead
frame
Substrate
(b) Die attachment using solder bumps.
Polymer film
(a) Polymer Tape with imprinted
wiring pattern.
EE141
Flip-Chip Bonding
Die
Solder bumps
Interconnect
layers
Substrate
54
EE141
Package-to-Board Interconnect
(a) Through-Hole Mounting
(b) Surface Mount
55
EE141
Package Types
56
EE141
Package Types
57
EE141
Package Parameters
58
EE141
Multi-Chip Modules
59
EE141