célula de memória em corrente-chaveada (si) com

CÉLULA DE MEMÓRIA EM CORRENTE-CHAVEADA (SI) COM DISPOSITIVOS HEMT
A ALTA FREQÜÊNCIA.
J. H. Lasso e E. Charry R.
Laboratório de Sistemas Integráveis -LSI/PEE/USP, Brasil ([email protected])
ABSTRACT:
This paper presents a original Switched-Current
Regulated Cascode Memory Cell with HEMT
devices. To verify its operation, a cell was
simulated using IAFSPICE of the IAF (Fraunhofer
Institute for Applied Solid State Physics) on a
0.3 µ m HEMT technology. Main problems
associated, charge injection and clock feedthrough,
which affect its correct operation are analised.
The transmission errors ( ∆ I = IIN - IOUT) of the cell
using the dummy switch compensation technique
are shown for a switching frequency of 500Mhz,
and for the cell working in saturation or triode and
with
the
memory
transistor
E-HEMT
(enhancement) or D-HEMT (depletion). The
percentage transmission error in the cell, for the
situation of saturation and with the memory
transistor E-HEMT, is less than 1.2% for a range of
input currents of 200 µ A.
1. INTRODUÇÃO.
Tradicionalmente, a técnica de Capacitores
Chaveados (SC) é empregada extensamente nos
circuitos analógicos de interface (filtros e
conversores de dados). Contudo, a técnica SC não é
completamente compatível com a tecnologia de
processo digital, pois requer uma segunda camada
de polisilicio para implementar os capacitores
lineares flutuantes de alta qualidade que requer e,
conforme a tecnologia avança aos processos
submicrom, as desvantagens da técnica SC são
mais significativas. Por exemplo, a tendência a
processos submicrométricos conduz à utilização de
menores tensões de alimentação, o que leva a
maiores dificuldades para realizar amplificadores
operacionais velozes e de alto ganho.
As dificuldades enfrentadas pela técnica SC tem
estimulado o interesse nas técnicas a “modocorrente”, e em particular numa técnica analógica
discreta alternativa conhecida como CorrenteChaveada (SI). Esta nova técnica opera com
amostras de corrente e portanto as excursões de
tensão são limitadas, mostrando potencial para
operar a alta velocidade e baixa tensão. Alem disto
oferece maior eficiência em área pois não requer de
amplificadores operacionais e, é completamente
compatível com a tecnologia de processo digital
pois não requer de capacitores lineares flutuantes
[11,12].
Em 1989 Hughes et al [1] introduziram o
conceito da técnica SI e sua utilidade no projeto de
sistemas analógicos discretos [1,2].
A célula de memória em corrente chaveada
(célula SI), é o bloco fundamental para a
implementação dos subsistemas analógicos que
utilizam a técnica SI. Esta técnica apresenta uma
enorme gama de aplicações, tais como redes
neurais, filtros, conversores A/D e D/A.
Uma aplicação que atualmente tem recebido
muita atenção é a de conversores Sigma-Delta em
Corrente-Chaveada,
pela
necessidade
de
conversores de alta resolução que possam ser
realizados em tecnologias de processo digital
padrão CMOS e GaAs (MESFET e HEMT). O
custo adicional do processo GaAs poderia ser
justificado pelo incremento na velocidade de
operação do modulador Sigma-Delta.
Neste artigo é apresentada pela primeira vez uma
célula de memória SI tipo “cascode” regulada com
dispositivos HEMT utilizando a técnica de
compensação “dummy” bilateral. Os principais
problemas associados: conservação de carga,
injeção de carga e clock feedthrough são
brevemente analisados. Os resultados mais
importantes das simulações são apresentados e
analisados.
2. PROBLEMAS RELACIONADOS COM O
PROJETO.
2.1 CONSERVAÇÃO DE CARGA.
A conservação de carga é extremamente decisiva
para a simulação de determinados circuitos com
dispositivos de estado sólido (MOS, MESFET,
HEMT, etc), tais como RAM’s dinâmicas, circuitos
SC e circuitos SI [3].
A não-conservação de carga consiste numa
caracterização incorreta da carga armazenada nos
terminais do dispositivo, o que produz
inconsistências nos resultados das análises
transitórios dos circuitos. A não conservação de
carga é um problema de integração numérica e
independente da exatidão do modelo utilizado para
o dispositivo [3].
Na simulação de circuitos com transístores MOS,
a escolha da carga Q(V) como a variável de estado
no processo de integração numérica, em lugar da
capacitância, garante que a carga num nó particular
seja conservada. Pelo fato que a carga armazenada
na porta de um dispositivo de efeito de campo
(MOS, MESFET, HEMT), é a base dos circuitos
SI, a incapacidade dos simuladores de conservar
carga levaria a simulações inexatas. Para programas
de simulação tais como o SPICE, é necessário então
um modelo onde as cargas sejam continuas em
todas as diferentes regiões de operação do
dispositivo.
A literatura apresenta diversos circuitos para
caracterizar a habilidade do simulador para
conservar carga, destes foram simulados e
analisados três utilizando o programa de simulação
de circuitos HEMT, IAFSPICE.
A fig.3, mostra a tensão de saída, Vout, para o
melhor conjunto de tolerâncias utilizadas na
simulação
(RELTOL=1E-5
ABSTOL=1E-14
CHGTOL=1E-14). A variação de Vout de ciclo em
ciclo indica que o simulador elétrico IAFSPICE
tem um modelo HEMT que não-conserva carga.
Um modo de quantificar a não conservação de
carga é através das variações de Vout de ciclo em
ciclo, que para nosso caso são de aproximadamente
1mV. Embora esta variação seja pequena, é uma
fonte de erro que afetará a exatidão das simulações.
Desafortunadamente é o único simulador
disponível, e portanto trabalho-se com esta fonte
adicional de erro.
A fig.1 mostra um dos circuitos simulados [3].
Este circuito apresenta um rigoroso teste para a
conservação de carga.
V2
Z1
R
V1
C
VOUT
Figura 1 Circuito de Teste para conservação
de carga.
Neste circuito as tensões Vgs e Vds estão
mudando de acordo com as sinais de entrada V1 e
V2 (fig.2), assim o HEMT percorre por suas
diferentes regiões de operação, (corte, triodo e
saturação), por diferentes caminhos. Se a carga é
dependente do caminho, então a não-conservação
de carga é observada e a tensão de saída mudará de
um ciclo para outro ciclo, independente das
tolerâncias e os tamanhos dos passos utilizados no
simulador elétrico.
Figura 3 Sinal de saída Vout
2.2 INJEÇÃO DE CARGAS
FEEDTHROUGH (CLFT).
E
CLOCK
A célula de memória SI mais simples mostrada
na fig.4, bloco básico da técnica SI, consiste num
circuito Sample-Hold com uma chave de
amostragem S1, uma chave de entrada S2, uma
chave de saída S3, um transístor de memória M1,
um capacitor de memorização Cg que pode ser a
capacitância de porta intrínseca do dispositivo, e
duas fases não sobrepostas Θ 1 e Θ 2 que
controlam as chaves.
No instante em que a fase Θ 1 é alta as chaves S1
e S2 estão fechadas, a corrente Iin + J carrega a
capacitância Cg até um determinado valor Vgs. No
instante em que a fase Θ 2 é alta as chaves S1 e S2
estão abertas e S3 está fechada, o valor de Vgs no
final da etapa anterior é mantido no capacitor Cg,
fazendo que M1 mantenha sua corrente e obrigando
portanto a que Iout=-Iin.
Vdd
Iin
S2
J
S3
Iout
Figura 2 Sinais de entrada V1 e V2.
S1
M1 Θ 1 (S1, S2):
Θ 2 (S3):
através das capacitâncias parasitas de portafonte e porta-dreno, que continuará aumentando
a tensão de erro na capacitância total de porta.
Cg
Figura 4 Célula de memória SI simples.
Vg
Vh
Na realidade, diversas fontes de erro fazem com
que a corrente de saída seja diferente da corrente de
entrada (Iout ≠ Iin). As principais fontes deste erro,
que limitam a exatidão da célula são:
Vte
a) a condutância de saída da célula diferente de
zero, o que é eliminado com técnicas “cascode”
e,
b) a tensão de erro no capacitor de memorização,
∆ Vgs, gerada durante a abertura da chave S1,
por:
• Injeção de cargas: injeção de portadores
móveis liberados desde o canal e,
• Clock-Feedthrough (CLFT): injeção de
cargas por acoplamento capacitivo através da
capacitância parasita de porta-fonte da chave
HEMT.
Das diversas técnicas para compensar o efeito da
injeção de cargas e do CLFT, a técnica de
compensação “Dummy Bilateral” é a mais simples
e mais utilizada. Consiste em agregar transístores a
ambos lados da chave de amostragem S1, com a
metade da área de S1, e sua fonte e dreno ligados,
chaveados na fase inversa de S1. Esta técnica é
eficiente se as cargas injetadas são fracionadas na
mesma proporção entre fonte e dreno.
A abertura da chave de amostragem S1, acontece
em duas fases durante o tempo de descida do sinal
de controle da chave (Vg) [4], isto pode ser
apreciado na fig.5:
•
PRIMEIRA FASE ( 0 < t < T0, Vg > Vte ): a
chave apresenta canal de condução desde a
fonte até o dreno. Em tanto a tensão de porta V g
(sinal de controle) desce, as cargas moveis saem
através dos terminais de fonte e dreno. Alem
disto, a mudança da tensão de porta,
dVg
,
dt
produz um fluxo adicional de cargas em o nó da
capacitância total de porta Cg, por acoplamento
capacitivo. Estas cargas injetadas contribuem
com a maior parte do erro na tensão armazenada
na capacitância total de porta. No instante T0, a
tensão de porta alcança a tensão de limiar
efetiva Vte, o canal de condução desaparece e a
chave entra na segunda fase da abertura.
• SEGUNDA FASE ( T0 < t < T, Vg < Vte ):
durante esta fase, só se tem o fluxo adicional de
cargas produzido pelo acoplamento capacitivo
Vl
0
T0
1a Fase
T
t
2a Fase
Figura 5 Descida da sinal de controle da
chave S1.
As principais variáveis que afetam a tensão de
erro induzida pela chave de amostragem são [4]:
• taxa de descida da tensão de controle da chave
(
dVg
),
dt
• nível da sinal amostrada,
• dimensões do dispositivo (W e L),
• impedâncias de fonte e dreno.
Os problemas da injeção de cargas e do CLFT,
foram identificados desde os primeiros estados do
desenvolvimento dos circuitos a capacitores
chaveados. Desde então, aconteceram varias
tentativas para modelar estes fenômenos no
transístor MOS. Em 1984, Sheu [4] desenvolveu
uma expressão analítica para a tensão de erro num
circuito sample-hold e prognosticou a sua
dependência da taxa de descida da tensão de porta,
do nível da sinal de tensão e dos parâmetros de
processo. Um análise mais geral de um circuito
sample-hold que considera a resistência de fonte R s
e a capacitância de fonte Cs foi apresentado por
Shieh [5] e Wegmann [6], em 1987, e mais
recentemente por Eichenberger [7] em 1991. Estes
analises permitiram computar um diagrama
normalizado que mostra a fração de carga injetada
∆Q
Qtot
no capacitor de memorização, como uma
função do parâmetro de chaveamento B [6] e a
razão de capacitâncias CL/CS (capacitor de
memorização CL e capacitância na fonte Cs).
O parâmetro de chaveamento B para o transístor
MOS é dado por:
B = (Vgh − Vte ) β
aCL
onde: Vgh: nível alto da sinal de controle da
chave
resolver este problema é adotada a técnica de layout
proposta por G. Wegmann em 1990 [8] fig.6.
Vte : tensão threshold efetiva
β = (W L )µCox : fator de ganho do
ENTRADA
transístor MOS.
METAL
PHI
a : declive da sinal de controle
DIFUSÃO
PHI
CL : capacitor de memorização.
As principais conclusões
normalizado de cargas são:
do
CONTAT
diagrama
• Para valores pequenos de B , a carga do canal
fraciona-se na mesma proporção entre fonte e
dreno independente da razão CL/CS. Isto é
obtido com tempos curtos de descida da tensão
de porta da chave.
• Para valores grandes de B , a carga do canal
fraciona-se de acordo com a razão de CL/CS.
• Para CL/CS = 1, a carga do canal fraciona-se na
mesma proporção independente do valor de
B.
PHI
POLY
SAÍDA
Figura 6 Layout da chave S1 com suas chaves
“dummy”simétricas proposto por
Wegmann.
3. EVOLUÇÃO DO PROJETO.
Para falar da evolução do projeto, primeiro é
preciso enunciar as condições sob as quais as
simulações das células foram feitas:
O comportamento de uma chave HEMT durante
seu abertura é similar ao que acontece com uma
chave MOS. As simulações de um circuito samplehold a modo de tensão utilizando um dispositivo
HEMT tipo depleção como chave, mostraram uma
dependência similar da tensão do erro de
parâmetros tais como: taxa de descida da tensão de
controle da chave, nível da sinal de tensão,
resistência da fonte e largura do canal. Embora não
existam até agora expressões analíticas da tensão do
erro induzido pela chave HEMT, acreditamos que
um modelo analítico poderia ser derivado
utilizando modelos equivalentes aos utilizados para
o análise com transístores MOS e, que permita
computar um diagrama normalizado, que mostre a
1. Um sinal de corrente de entrada ideal, não pode
ser cortada aplicando só uma chave no seu
caminho. O sinal tem que ser direcionada a outro
dreno. Em nosso caso solucionamos o problema
utilizando uma sinal de corrente de entrada pulsada.
2. Para o adequado funcionamento de uma célula
SI, as chaves que controlam as fases de
memorização e retenção devem operar de forma
que minimizem os “spikes” resultantes das
transições das fases. Uma condição ideal de
operação dos clocks para as chaves de entrada,
saída, dummy e de memorização foi sugerida por
Wegmann [9]. A fig.7 mostra esta condição.
fração de carga injetada
CHAVE DUMMY
∆Q
Qtot
no capacitor de
memorização, como função de um parâmetro
equivalente de chaveamento B1 para o dispositivo
HEMT e a razão de capacitâncias CL/CS.
A técnica de compensação “dummy” foi
examinada em chaves MOS e é aplicável em
chaves FET em GaAs [10]. Portanto usando um
tempo pequeno de descida (altas freqüências), as
cargas injetadas, de acordo ao diagrama
normalizado de cargas, são fracionadas na mesma
proporção entre fonte e dreno; é possível então,
compensar favoravelmente estas cargas injetadas
utilizando chaves “dummy” bilaterais.
Para uma boa compensação do clock
feedthrough, o maior problema é o descasamento
entre as capacitâncias parasitas da chave de
amostragem S1 e das chaves “dummy”. Para
CHAVE DO GATE
CHAVE DE ENTRADA
CHAVE DE SAÍDA
Figura 7 Sinais para o controle das chaves
da célula
Com base nesta figura, podem-se observar os
seguintes aspectos importantes:
• as chaves de entrada e saída não devem em
nenhum
momento
estarem
ativas
simultaneamente;
• a chave dummy deve ser ativada após a chave
de memorização ter sido desligada.
3. As chaves foram implementadas com transístores
HEMT depleção, pois os HEMT enriquecimento
tem uma faixa de tensões de entrada limitada e uma
maior resistência no estado de condução [10].
A implementação das células SI com dispositivos
HEMT apresenta dificuldades adicionais, as
principais são:
• Por ter uma estrutura de diodo Schottky na
porta, sua tensão porta-fonte e porta-dreno não
poderá ser maior a 0.5V, pois apresenta-se
condução pela porta.
• A ligação do transístor de memória como diodo
(Vds = Vgs) permite trabalhar a célula SI CMOS
em saturação, isto não foi possível com a
tecnologia HEMT 0.3 µ m enriquecimento. Foi
preciso então utilizar uma cadeia de diodos e
uma fonte de corrente para deslocar o nível de
DC.
o anterior significa que devido à tensão Schottky, a
suma das tensões dreno-fonte de Z1 e Z2 não poderá
exceder 0.5V. Portanto, não é possível ter saturados
os dois transístores pois suas tensões dreno-fonte
excederão os 0.5V. É possível contudo trabalhar a
célula com Z1 em triodo e Z2 saturado, mas neste
caso Z2 ficará no limiar de saturação produzindo
pequenas variações de Vds1, com erros na corrente
de saída de até 5%. Portanto esta célula não é
recomendável.
Vdd
IIN
S2
J
S3
IOUT
IB1
VOUT
Z2
S1
Z3
Z1
CG
A evolução do projeto aconteceu em duas etapas:
Figura 8 Célula “cascode” regulada
4.2 ETAPA 2:
1. A célula SI simples apresentou variações de Vds1
produzindo erros na corrente de saída.
3.1 ETAPA 1:
Nesta etapa foram desenvolvidas as células SI
em ligação diodo, típicas da tecnologia CMOS,
utilizando transístores HEMT enriquecimento.
3.2 ETAPA 2:
Nesta etapa foram desenvolvidas as células SI
utilizando uma cadeia de diodos e uma fonte de
corrente para o deslocamento do nível de DC, para
evitar a condução pela porta e poder trabalhar Z 1
em saturação. Neste caso é possível utilizar HEMT
enriquecimento (E-HEMT) ou depleção (D-HEMT)
e trabalhar a célula em saturação ou em triodo. Os
diodos foram implementados com dispositivos
HEMT em sua configuração Schottky, ou seja, com
seu dreno e fonte ligados. As fontes de corrente. I B2
e IB3 são utilizadas para polarizar as cadeias de
diodos.
2. A célula “cascode” regulada mostrada na fig.9,
apresento o melhor desempenho. A cadeia de
deslocamento de nível DB e IB3 é usada para
diminuir a tensão no dreno de Z1 até um valor que
evite condução pela porta de Z3 e mantenha Z1 em
saturação.
VDD=4V
4. RESULTADOS E DISCUSSÃO.
Como foi enunciado anteriormente o projeto foi
realizado em duas etapas, os principais resultados
são os seguintes:
DA
4.1 ETAPA 1:
1. As simulações da célula SI simples em ligação
diodo (Vds = Vgs), com HEMT enriquecimento,
fig.4, mostraram que o transístor não se encontra
em saturação apresentando uma alta condutância de
saída. Por tanto a célula SI simples não é realizável.
2. A célula “cascode” regulada em ligação diodo
mostrada na fig.8, apresentou uma condutância de
saída muito menor, mostrando um Vds1 constante.
Mas, na fase de amostragem da célula SI temos
que:
Vgs1 = Vds1 + Vds2 < 0.5V
IPOL
IIN
S2
S3
IOUT
IB1
Z2
D2
D1
S1
DB
Z1
Z3
IB3
IB2
CG
VSS
VSS=-4V
Figura 9 Célula “cascode” regulada.
As equações que determinam
polarização desta célula são:
o
Vgs1 = Vds1 + Vds2 - nVDA < 0.5V
Vgs2 = Vds3 - Vds1 < 0.5V
ponto
de
Vgs3 = Vds1 - mVDB < 0.5V
Onde:
n: número de diodos na cadeia A
m: número de diodos na cadeia B
VDA: queda de tensão nos diodos da
cadeia A
VDB: queda de tensão nos diodos da
cadeia B.
regulada a 500Mhz com um sinal de corrente de
entrada pulsada de 120 µ A. A variação de Vds1 foi
de zero o que é desejado idealmente.
Os seguintes resultados correspondem às
simulações da célula “cascode” regulada da
segunda etapa. Foram simuladas células tanto em
saturação como em triodo e com transístores EHEMT e D-HEMT, todos para uma freqüência de
500Mhz.
A fig.10 mostra um sinal de corrente de entrada
que consiste em um sinal senoidal de 10 µ A a uma
freqüência de 50Mhz e um sinal DC de 120 µ A, e
o sinal de corrente de saída, para uma freqüência de
clock de 500Mhz.
Figura 12 Tensão dreno-fonte da célula Vds1
A fig.13 mostra a tensão porta-fonte do transístor
de memória, Vgs1, para o mesmo caso anterior.
Observe-se que a tensão Vgs1 não mudou da fase de
amostragem à da retenção, o qual mostra que a
compensação dos efeitos indesejáveis (injeção de
cargas e clock feedthrough), foi muito boa.
Figura 10 Sinal chaveada.
A fig.[11] mostra a resposta da célula SI (tensão
de porta e corrente de dreno do transístor de
memória), a um step da corrente de entrada.
Figura 13 Tensão porta-fonte Vgs1
Finalmente a fig.14 mostra a corrente de entrada
Iin e a corrente de saída Iout, com um erro de
aproximadamente 0.3 µ A.
Figura [11] Resposta da célula a um step
da corrente de entrada.
A fig.12 mostra a tensão dreno-fonte do
transístor de memória Vds1 da célula “cascode”
Figura 14 Iin versus Iout
As seguintes tabelas mostram os principais
resultados das diversas células simuladas, tipo
“cascode” regulada da segunda etapa. Temos que:
IIN
: corrente de entrada pulsada.
∆ VDS1 : variação da tensão dreno-fonte do
transístor de memória entre suas fases
de amostragem e retenção.
∆ VGS1 : variação da tensão porta-fonte do
transístor de memória entre suas fases
de amostragem e retenção.
: corrente de erro (IIN - IOUT).
∆I
%
: porcentagem do erro da corrente ∆ I.
Z1: D-HEMT 5um. ; Z2: D-HEMT 6um. ;
Z3: E-HEMT 5um.
Ipol = 1700uA.
IIN(uA)
∆ VD1
150
170
200
250
(mV)
0
0
0
0
∆ VG1
(mV)
4
3
4
10
Tabela 3
∆I
%
(uA)
1
0.1
0.3
2
0.66
0.06
0.15
0.8
4. TRIODO E-HEMT.
Em todas as simulações o erro da tensão drenofonte de M1, ∆ VD1, foi de zero. A tensão portafonte apresentou boa compensação dos efeitos de
injeção de carga e do clock feedthrough, e seu erro,
∆ VG1, foi menor de 10mV (um erro razoável). O
erro na corrente ∆ I, foi do ordem dos nA.
1. SATURAÇÃO E-HEMT.
Z1: E-HEMT 5um. ; Z2: E-HEMT 7um. ;
Z3: E-HEMT 5um.
IPOL= 400uA.
IIN(uA)
50
80
100
130
150
180
200
∆ VDS1
∆ VGS1
(mv)
(mv)
0
7
0
4
0
0.1
0
3
0
5
0
8
0
10
Tabela 1
∆I
(uA)
0.94
0.6
0.3
0.1
0.2
0.4
0.6
%
1.9
0.75
0.3
0.08
0.13
0.22
0.3
2. SATURAÇÃO D-HEMT.
Z1: D-HEMT 5um. ; Z2: D-HEMT 6um. ;
Z3: E-HEMT 5um.
Ipol = 1800uA.
IIN(uA)
∆ VD1
50
100
120
150
180
200
(mV)
0
0
0
0
0
0
∆ VG1
(mV)
10
5
1
3
5
8
Tabela 2
3. TRIODO D-HEMT.
∆I
(uA)
0.8
0.2
0.4
0.8
1.0
1.5
%
1.6
0.2
0.3
0.53
0.55
0.75
Z1: E-HEMT 5um. ; Z2: E-HEMT 7um. ;
Z3: E-HEMT 5um.
Ipol = 200uA.
IIN(uA)
38
70
100
150
∆ VD1
∆ VG1
(mV)
(mV)
0
7
0
4
0
1
0
5
Tabela 4
∆I
(uA)
1.1
0.15
0.33
1.6
%
2.9
0.21
0.33
1.06
5. SATURAÇÃO E-HEMT.
Z1:E-HEMT 10um.; Z2: E-HEMT 14um. ;
Z3: E-HEMT 7um.
IPOL = 600uA.
IIN(uA)
50
70
90
120
150
200
250
∆ VD1
∆ VG1
(mV)
(mV)
0
9
0
7
0
5
0
0
0
3
0
6
0
10
Tabela 5
∆I
(uA)
0.6
0.5
0.4
0.2
0.2
0.2
0.6
%
1.2
0.71
0.44
0.16
0.13
0.1
0.24
5. CONCLUSÕES.
A célula “cascode” regulada da segunda etapa,
foi a de melhor desempenho. A tensão no dreno
Vds1 é constante para toda a faixa de correntes de
entrada.
A tensão na porta Vgs1 apresentou distorção que
depende do nível da sinal de entrada, para evitar
esta distorção será necessário fazer um estudo mais
aprimorado para eliminar essas oscilações.
A compensação realizada pelos transístores
“dummy” é excelente embora sejam resultados de
simulação, ver a fig.13.
As células podem trabalhar a maiores
freqüências que a apresentada, mas sua faixa de
correntes de entrada será menor.
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