Projeto de Circuito Integrado de Referência de Tensão em
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PROJETO DE CIRCUITO INTEGRADO DE REFERÊNCIA DE TENSÃO EM TECNOLOGIA 0, 35 µm CMOS Allan Bides de Andrade Projeto de Graduação apresentado ao Curso de Engenharia Eletrônica e de Computação da Escola Politécnica, Universidade Federal do Rio de Janeiro, como parte dos requisitos necessários à obtenção do título de Engenheiro. Orientadores: Antonio Petraglia Carlos Fernando Teodósio Soares Rio de Janeiro Dezembro de 2013 PROJETO DE CIRCUITO INTEGRADO DE REFERÊNCIA DE TENSÃO EM TECNOLOGIA 0, 35 µm CMOS Allan Bides de Andrade PROJETO DE GRADUAÇÃO SUBMETIDA AO CORPO DOCENTE DO CURSO DE ENGENHARIA ELETRÔNICA E DE COMPUTAÇÃO DA ESCOLA POLITÉCNICA DA UNIVERSIDADE FEDERAL DO RIO DE JANEIRO COMO PARTE DOS REQUISITOS NECESSÁRIOS PARA A OBTENÇÃO DO GRAU DE ENGENHEIRO ELETRÔNICO E DE COMPUTAÇÃO. Examinado por: Prof. Antonio Petraglia, Ph.D. Prof. Carlos Fernando Teodósio Soares, D.Sc. Prof. Fernando Antônio Pinto Barúqui, D.Sc. RIO DE JANEIRO, RJ - BRASIL DEZEMBRO DE 2013 Andrade, Allan Bides de Projeto de Circuito Integrado de Referência de Tensão em Tecnologia 0, 35 µm CMOS/Allan Bides de Andrade. Rio de Janeiro: UFRJ/ Escola Politécnica, 2013 XVI, 95 p.: il.; 29,7 cm. Orientadores: Antonio Petraglia Carlos Fernando Teodósio Soares Projeto de Graduação - UFRJ/ Escola Politécnica COPPE/ Curso de Engenharia Eletrônica e de Computação, 2013. Referências Bibliográficas p. 79-81 1. Referência de Bandgap. 2. Tensão de Referência. 3. Circuitos Integrados Analógicos. I. Petraglia, Antonio et al. II. Universidade Federal do Rio de Janeiro, Escola Politécnica, Curso de Engenharia Eletrônica e de Computação. III. Título. iii AGRADECIMENTOS Agradeço a Deus por ter me concedido tantas oportunidades e, de alguma forma, ter conduzido-me até este momento, permitindo a realização deste trabalho e conclusão do curso de Engenharia Eletrônica e de Computação. Aos meus pais, Edson e Ilma, por sempre me incentivarem nos estudos, pelo carinho, compreensão e por fornecer toda a estrutura material e imaterial para a conclusão de mais esta etapa em minha vida. Ao meu irmão Renan, por suas brincadeiras e companheirismo de todo dia. A Luisa Luz Marçal, pelo carinho, companheirismo, cumplicidade, ajuda e compreensão, não só durante a realização deste trabalho, mas sempre, proporcionando dias mais felizes e completos em minha vida. Aos meus orientadores, Antonio Petraglia e Carlos Fernando Teodósio Soares, pelos ensinamentos, paciência e boa vontade em todos os momentos que envolveram este trabalho e o curso de graduação, estando sempre dispostos à ajudar e compartilhar seus conhecimentos com grande alegria. A todos os professores do Departamento de Engenharia Eletrônica pelos cursos ministrados, em especial aos professores Barúqui, Joarez e Eduardo Barros por sempre me receberem com paciência e ânimo para sanar dúvidas. Gostaria de agradecer também ao professor Casé por seu excelente trabalho como coordenador do curso. A todos meus amigos de curso pelo companheirismo durante toda a graduação e a todos os colegas do Laboratório de Processamento Analógico e Digital de Sinais por terem compartilhado suas experiências de trabalho e pela companhia durante estes últimos anos de graduação. iv Resumo do Projeto de Graduação apresentado à Escola Politécnica/ UFRJ como parte dos Requisitos necessários para a obtenção do grau de Engenheiro Eletrônico e de Computação. PROJETO DE CIRCUITO INTEGRADO DE REFERÊNCIA DE TENSÃO EM TECNOLOGIA 0, 35 µm CMOS Allan Bides de Andrade Dezembro/2013 Orientadores: Antonio Petraglia Carlos Fernando Teodósio Soares Curso: Engenharia Eletrônica e de Computação Circuitos de referência de tensão são de grande importância em microeletrônica, pois têm a função de fornecer uma tensão insensível às variações de sua tensão de alimentação e temperatura a outros blocos do mesmo circuito integrado, como conversores analógico-digital e digital-analógico, e reguladores de tensão. Por serem analógicos, os circuitos de referência de tensão são afetados por variações do processo de fabricação e principalmente por descasamentos entre seus dispositivos. A imprecisão intrínseca resultante pode ser reduzida através do aumento das áreas dos dispositivos, mas esta é uma abordagem que pode ser custosa se realizada indiscriminadamente, dado o elevado preço da área. Este trabalho visa projetar um circuito conhecido como referência de bandgap, que tenha baixa sensibilidade às variações de temperatura e de sua tensão de alimentação. A precisão especificada é garantida através do dimensionamento das áreas dos dispositivos, definidas por um processo de otimização com o objetivo de reduzir a área total do circuito integrado. Palavras-chave: Bandgap, Referência de Tensão, Circuito Integrado, CMOS. v Abstract of Undergraduate Project presented to POLI/UFRJ as a partial fulfillment of the requirements for the degree of Engineer. INTEGRATED VOLTAGE REFERENCE CIRCUIT DESIGN IN A 0.35 µm CMOS TECHNOLOGY Allan Bides de Andrade December/2013 Advisors: Antonio Petraglia Carlos Fernando Teodósio Soares Course: Electronic and Computation Engineering Voltage reference circuits are of great importance in microelectronics, because they are responsible for providing a voltage that is insensitive to supply voltage and temperature variations to other blocks of the same integrated circuit, such as analogto-digital converters, digital-to-analog converters and voltage regulators. Analog, the voltage reference circuits are affected by manufacturing process variations and mainly device mismatches. The resulting intrinsic imprecision can be reduced by increasing device area, but this approach can be costly if performed indiscriminately, given the large price of silicon area. This work aims at the design of a circuit known as bandgap reference, which has low sensitivity to temperature and supply voltage variations. The specified precision is guaranteed by the dimensioning of device areas, which are determined by an optimization process with the purpose of reducing the area of the whole circuit. Keywords: Bandgap, Voltage Reference, Integrated Circuit, CMOS. vi S UMÁRIO I Introdução I.1 Tema . . . I.2 Delimitação I.3 Justificativa I.4 Objetivo . . I.5 Metodologia I.6 Descrição . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . II Referência de Bandgap II.1 Introdução . . . . . . . . . . . . . . . . . . . . . . . . . . . . . II.2 Ideia Principal . . . . . . . . . . . . . . . . . . . . . . . . . . . II.2.1 Componente de Tensão CTAT . . . . . . . . . . . . . . II.2.2 Componente de Tensão PTAT . . . . . . . . . . . . . . II.2.3 A Tensão de Referência de Bandgap . . . . . . . . . . . II.3 Implementação e Baixa Dependência da Tensão de Alimentação II.3.1 Topologia I . . . . . . . . . . . . . . . . . . . . . . . . II.3.2 Topologia II . . . . . . . . . . . . . . . . . . . . . . . . II.3.3 Problema do Start-up . . . . . . . . . . . . . . . . . . . II.4 Figuras de Mérito . . . . . . . . . . . . . . . . . . . . . . . . . II.4.1 TC - Coeficiente de Temperatura . . . . . . . . . . . . . II.4.2 Regulação de linha . . . . . . . . . . . . . . . . . . . . II.4.3 PSRR - Taxa de Rejeição da Fonte de Alimentação . . . III Projeto do Circuito de Referência de Bandgap III.1 Etapas do Projeto . . . . . . . . . . . . . . . . . . III.2 Especificações . . . . . . . . . . . . . . . . . . . . III.3 Projeto Inicial . . . . . . . . . . . . . . . . . . . . III.3.1 Transistores Bipolares . . . . . . . . . . . III.3.2 Efeitos não ideais em transistores bipolares III.3.3 Resistores . . . . . . . . . . . . . . . . . . III.3.4 Espelho de Corrente . . . . . . . . . . . . vii . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 1 1 1 2 3 3 . . . . . . . . . . . . . 5 5 5 6 8 10 11 12 13 15 17 17 18 18 . . . . . . . 20 20 21 21 22 24 25 28 III.3.5 Amplificador Operacional de Transcondutância III.3.6 Circuito de Start-up . . . . . . . . . . . . . . . III.4 Circuito Preliminar . . . . . . . . . . . . . . . . . . . III.5 Área dos Dispositivos . . . . . . . . . . . . . . . . . . III.5.1 Visão Geral . . . . . . . . . . . . . . . . . . . III.5.2 Variações de Processo . . . . . . . . . . . . . III.5.3 Descasamento do BJT . . . . . . . . . . . . . III.5.4 Descasamento no Espelho de corrente M1 - M2 III.5.5 Descasamento entre R1 e R2 . . . . . . . . . . III.5.6 Descasamento no OTA . . . . . . . . . . . . . III.5.7 Otimização . . . . . . . . . . . . . . . . . . . III.6 Circuito para Calibração . . . . . . . . . . . . . . . . III.6.1 Rede Resistiva . . . . . . . . . . . . . . . . . III.6.2 Chaves analógicas . . . . . . . . . . . . . . . IV Layout IV.1 Introdução . . . . . . . . . . . . . . IV.2 Layout do Circuito sem Calibração . IV.2.1 Transitores Bipolares . . . . IV.2.2 Resistores . . . . . . . . . . IV.2.3 Par Diferencial . . . . . . . IV.2.4 Espelhos de Corrente PMOS IV.2.5 Espelho de Corrente NMOS IV.2.6 Start-up . . . . . . . . . . . IV.3 Layout do Circuito com Calibração . IV.3.1 Resistores de Calibração . . IV.3.2 Chaves . . . . . . . . . . . V . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29 31 32 33 33 35 35 36 36 36 37 39 39 41 . . . . . . . . . . . 43 43 43 44 45 46 46 48 48 49 49 50 Simulações V.1 Resultados a Serem Apresentados . . . . . . . . . . . . . . . . . . . . . V.2 Amplificador Operacional de Transcondutância (OTA) . . . . . . . . . . V.2.1 Circuito Preliminar . . . . . . . . . . . . . . . . . . . . . . . . . V.2.2 Circuito Obtido Após o Dimensionamento das Áreas dos Dispositivos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.3 Circuito Preliminar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.3.1 Comportamento em relação à Temperatura . . . . . . . . . . . . V.3.2 Regime Transitório . . . . . . . . . . . . . . . . . . . . . . . . . V.3.3 Comportamento em função da Tensão de Alimentação . . . . . . V.3.4 Taxa de Rejeição da Fonte de Alimentação (PSRR) . . . . . . . . V.3.5 Simulação de Monte Carlo . . . . . . . . . . . . . . . . . . . . . viii 51 51 52 52 54 55 56 57 57 58 59 V.4 Circuito sem calibração . . . . . . . . . . . . . . . . . . . . . V.4.1 Comportamento em relação à Temperatura . . . . . . V.4.2 Regime Transitório . . . . . . . . . . . . . . . . . . . V.4.3 Comportamento em função da Tensão de Alimentação V.4.4 Taxa de Rejeição da Fonte de Alimentação (PSRR) . . V.4.5 Simulação de Monte Carlo . . . . . . . . . . . . . . . V.5 Circuito com calibração . . . . . . . . . . . . . . . . . . . . . V.5.1 Comportamento em relação à Temperatura . . . . . . V.5.2 Regime Transitório . . . . . . . . . . . . . . . . . . . V.5.3 Comportamento em função da Tensão de Alimentação V.5.4 Taxa de Rejeição da Fonte de Alimentação (PSRR) . . V.5.5 Simulação de Monte Carlo . . . . . . . . . . . . . . . V.5.6 Teste do Mecanismo de Calibração . . . . . . . . . . V.6 Comparações Com Outros Projetos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 60 61 62 63 64 65 65 66 67 68 69 70 77 VI Conclusões VI.1 Conclusões Gerais . . . . . . . . . . . . . . . . . . . . . . . . . . . . . VI.2 Trabalhos Futuros . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 79 79 Referências Bibliográficas 82 A Extração de parâmetros do transistor bipolar (BJT) e dos resistores A.1 Descrição . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A.2 Transistor Bipolar . . . . . . . . . . . . . . . . . . . . . . . . . . A.2.1 A função β (T ) . . . . . . . . . . . . . . . . . . . . . . . A.2.2 A resistência de base rb . . . . . . . . . . . . . . . . . . . A.2.3 Os parâmetros VG0 e η . . . . . . . . . . . . . . . . . . . A.3 Curva do Resistor em função da temperatura . . . . . . . . . . . . . . . . . . 83 83 83 83 84 86 86 . . . . . . . . . . 88 88 88 89 90 91 92 93 93 94 95 B Propagação de Erros e Incertezas aplicada à Microeletrônica B.1 Descrição . . . . . . . . . . . . . . . . . . . . . . . . . . . . B.2 Fórmula Geral para Propagação de Incertezas . . . . . . . . . B.3 As Equações de Pelgrom . . . . . . . . . . . . . . . . . . . . B.4 Propagação de Incertezas Aplicada a Transistores MOS . . . . B.4.1 Espelho de corrente . . . . . . . . . . . . . . . . . . . B.4.2 Par Diferencial . . . . . . . . . . . . . . . . . . . . . B.5 Propagação de Incertezas Aplicada a Resistores . . . . . . . . B.6 Aplicação ao Circuito de Referência de bandgap deste trabalho B.6.1 Descasamento do Espelho de Corrente M1 − M2 . . . B.6.2 Descasamento entre R1 e R2 e Imprecisão de R1 . . . . ix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B.6.3 Efeito do Amplificador Operacional de Transcondutância (OTA) . x 95 L ISTA DE F IGURAS II.1 Esquema básico de como é obtida a tensão de referência. . . . . . . . . . II.2 Forma de obter uma tensão CTAT. (a) Utilizando Transistor NPN. (b) Utilizando Transistor PNP. . . . . . . . . . . . . . . . . . . . . . . . . . II.3 Gráfico de Veb em função da temperatura. . . . . . . . . . . . . . . . . . II.4 Forma de obter uma tensão PTAT. (a) Utilizando apenas dois transistores. (b) Utilizando n transistores em paralelo. . . . . . . . . . . . . . . . . . . II.5 Gráfico de ∆Veb em função da temperatura. . . . . . . . . . . . . . . . . II.6 Gráfico da tensão de referência em função da temperatura. . . . . . . . . II.7 Topologia 1 - Primeiro circuito capaz de gerar a referência de bandgap. . II.8 Circuito didático de um espelho de corrente auto-polarizado. . . . . . . . II.9 Topologia 2 - Segundo circuito capaz de gerar a referência de bandgap. . II.10 Gráfico mostrando os dois pontos de operação do circuito da Fig. II.9. . . II.11 Circuito de start-up. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6 6 8 9 10 11 12 12 14 16 16 III.1 Partes do Projeto e suas etapas. . . . . . . . . . . . . . . . . . . . . . . . III.2 Dimensionamento da razão W /L. . . . . . . . . . . . . . . . . . . . . . . III.3 Fabricação de transistores bipolares (BJTs) PNP e NPN [1]. (a) Transistor PNP Vertical. (b) Transistor NPN Vertical. . . . . . . . . . . . . . . . . III.4 Layout dos transistores bipolares [2]. . . . . . . . . . . . . . . . . . . . . III.5 Transistores bipolares incluindo imperfeições. . . . . . . . . . . . . . . . III.6 Amplificador operacional de transcondutância. . . . . . . . . . . . . . . III.7 Circuito start-up empregado. . . . . . . . . . . . . . . . . . . . . . . . . III.8 Circuito de bandgap com rede resistiva para calibração. . . . . . . . . . . III.9 Rede resistiva utilizada para calibração. . . . . . . . . . . . . . . . . . . 20 22 IV.1 Layout do circuito sem calibração. . . . . . . . . . . . . . . . . . . . . . IV.2 Layout dos transistores bipolares Q1 e Q2 · · · Qn+1 . (a) Esquema. (b) Implementação. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . IV.3 Layout dos Resistores R1 , R2 e R3 . (a) Esquema. (b) Implementação. . . . IV.4 Layout do par diferencial composto pelos transistores M8 e M9. (a) Esquema. (b) Implementação. . . . . . . . . . . . . . . . . . . . . . . . . 44 xi 22 23 24 29 32 39 40 44 45 46 IV.5 Layout dos transistores dos espelhos de corrente PMOS M1, M2, M3, M4 e M5. (a) Esquema. (b) Implementação. . . . . . . . . . . . . . . . . . . IV.6 Layout dos transistores M6 e M7, responsáveis pela polarização do OTA. (a) Esquema. (b) Implementação. . . . . . . . . . . . . . . . . . . . . . IV.7 Layout dos transistores M10, M11, M12, M13 e M14, pertencentes ao circuito de start-up. (a) Esquema. (b) Implementação. . . . . . . . . . . IV.8 Layout do circuito com calibração . . . . . . . . . . . . . . . . . . . . . IV.9 Layout dos resistores Rb0 , Rb1 e Rb2 , pertencentes ao esquema de calibração. (a) Esquema. (b) Implementação. . . . . . . . . . . . . . . . . . . . IV.10 Layout das chaves analógicas M15, M16, M17 e M18. (a) Esquema. (b) Implementação. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.1 Circuitos empregados para obtenção da resposta em frequência e outras características. (a) Caso sem carga. (b) Caso com carga. . . . . . . . . . . V.2 Circuitos empregados para obtenção da tensão de offset de entrada. (a) Caso sem carga. (b) Caso com carga. . . . . . . . . . . . . . . . . . . . . V.3 Resposta em frequência do OTA do circuito preliminar. . . . . . . . . . . V.4 Resposta em frequência do OTA obtido após otimização das áreas dos componentes. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.5 Comportamento do circuito preliminar em função da temperatura. (a) Tensão de referência em função da temperatura. (b) Erro entre o valor da tensão de referência do circuito esquemático e a tensão calculada. . . . . V.6 Análise da tensão de referência no circuito preliminar em função do tempo. (a) Circuito de start-up não empregado. (b) Circuito de start-up empregado. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.7 Tensão de referência produzida pelo circuito preliminar em função da tensão de alimentação. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.8 Taxa de rejeição da fonte de alimentação (PSRR) para o circuito preliminar. V.9 Análise de Monte Carlo para o circuito preliminar. (a) Histograma do valor da tensão de referência na temperatura de 27◦C. (b) Histograma do coeficiente de temperatura. . . . . . . . . . . . . . . . . . . . . . . . . . V.10 Comportamento do circuito sem calibração em função da temperatura. (a) Tensão de referência em função da temperatura. (b) Diferença entre o valor da tensão de referência do circuito esquemático e a tensão calculada. (c) Diferença entre o valor da tensão de referência do circuito esquemático e a tensão de referência do circuito extraído. . . . . . . . . . . . . . . . . V.11 Análise da tensão de referência em função do tempo no circuito sem calibração. (a) Sem circuito de start-up. (b) Com circuito de start-up. . . . . xii 47 48 48 49 50 50 52 53 53 55 56 57 58 58 59 61 62 V.12 Tensão de referência em função da tensão de alimentação no cicuito sem calibração. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.13 Taxa de rejeição da fonte de alimentação (PSRR) para o circuito sem calibração. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.14 Histogramas da tensão de referência a 27◦C obtidos por simulação de Monte Carlo com 500 iterações para o circuito sem calibração. (a) Circuito esquemático. (b) Circuito extraído. . . . . . . . . . . . . . . . . . . V.15 Histogramas do coeficiente de temperatura obtidos por simulação de Monte Carlo com 500 iterações para o circuito sem calibração. (a) Circuito esquemático. (b) Circuito extraído. . . . . . . . . . . . . . . . . . . . . . . V.16 Comportamento do circuito com calibração em função da temperatura. (a) Tensão de referência em função da temperatura. (b) Diferença entre a tensão de referência do circuito esquemático e do circuito extraído. . . . . V.17 Análise da Tensão de referência em função do tempo para o circuito com calibração. (a) Circuito de start-up não empregado. (b) Circuito de startup empregado. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.18 Tensão de referência em função da tensão de alimentação para o circuito com calibração. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.19 Taxa de Rejeição da Fonte de Alimentação (PSRR). . . . . . . . . . . . . V.20 Histogramas da tensão de referência a 27◦C obtida de 500 iterações da simulação de Monte Carlo para o circuito com calibração. (a) Resultado para o circuito do esquemático. (b) Resultado para o circuito extraído. . . V.21 Histogramas do coeficiente de temperatura obtidos de uma simulação de Monte Carlo com 500 iterações para o circuito com calibração. (a) Resultado para o circuito do esquemático. (b) Resultado para o circuito extraído. V.22 Esquema básico do circuito utilizado no teste do mecanismo de calibração. V.23 Circuito digital do contador decrescente com enable e preset. . . . . . . . V.24 Dois cruzamentos pela tensão de limiar devido aos efeitos capacitivos. . . V.25 Circuito empregado no teste do mecanismo de calibração. . . . . . . . . . V.26 Teste dos resistores de calibração no circuito esquemático com calibração. V.27 Sinais para o circuito de teste: clock, preset, S1 e S2. . . . . . . . . . . . V.28 Gráfico ilustrando a redução progressiva do espalhamento da tensão de referência. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.29 Histogramas da tensão de referência na temperatura de 27◦C obtida por simulação de Monte Carlo com 500 iterações visando a avaliação da redução de imprecisão. (a) Circuito esquemático. (b) Circuito extraído. . . . V.30 Histogramas do coeficiente de temperatura obtida por simulação de Monte Carlo com 500 iterações visando saber a influência da calibração neste parâmetro. (a) Circuito do esquemático. (b) Circuito extraído. . . . . . . . . xiii 63 63 64 65 66 67 67 68 69 70 71 72 73 73 74 74 75 76 76 A.1 Esquema para obter a corrente de coletor IC a partir da corrente de emissor IE especificada. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A.2 Esquema para extração da Curva β (T ). . . . . . . . . . . . . . . . . . . A.3 Esquema para extração da Curva ∆Veb Vs. IE . . . . . . . . . . . . . . . . A.4 Esquema para extração de R(T ). . . . . . . . . . . . . . . . . . . . . . . B.1 Transistores como espelhos de corrente. . . . . . . . . . . . . . . . . . . B.2 Par Diferencial. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B.3 Circuito do projeto incluindo a tensão de offset de entrada do OTA e representação das correntes I1 e I2 descasadas. . . . . . . . . . . . . . . . B.4 Amplificador Operacional de Transcondutância. . . . . . . . . . . . . . . xiv 84 84 85 87 91 92 94 96 L ISTA DE TABELAS III.1 Valores dos resistores. . . . . . . . . . . . . . . . . . . . . . . . . . . . . III.2 Razões W /L dos transistores do OTA e do espelho de corrente do circuito de bandgap. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . III.3 Dimensões dos Transistores do circuito start-up. . . . . . . . . . . . . . . III.4 Tabelas contendo as dimensões Preliminares dos componentes para o circuito bandgap sem calibração. (a) Dimensões dos transistores MOS. (b) Dimensões dos resistores. . . . . . . . . . . . . . . . . . . . . . . . . . . III.5 Tabelas contendo as dimensões finais dos componentes para o circuito bandgap sem calibração. (a) Dimensões dos transistores MOS. (b) Dimensões dos resistores. . . . . . . . . . . . . . . . . . . . . . . . . . . . III.6 Valores dos resistores para calibração. . . . . . . . . . . . . . . . . . . . III.7 Dimensões das chaves NMOS. . . . . . . . . . . . . . . . . . . . . . . . III.8 Tabelas contendo as dimensões finais dos componentes para o circuito bandgap com calibração. (a) Dimensões dos transistores MOS. (b) Dimensões dos resistores. . . . . . . . . . . . . . . . . . . . . . . . . . . . V.1 Tabela contendo as principais características do OTA empregado no circuito preliminar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.2 Tabela contendo as principais características do OTA empregado nos circuitos sem e com calibração. . . . . . . . . . . . . . . . . . . . . . . . . V.3 Tabela com algumas características do circuito de tensão de referência preliminar. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . V.4 PSRR do circuito preliminar. . . . . . . . . . . . . . . . . . . . . . . . . V.5 Resultados da simulação de Monte Carlo para o circuito preliminar. . . . V.6 Tabela com algumas características do circuito sem calibração. . . . . . . V.7 PSRR do circuito sem calibracão. . . . . . . . . . . . . . . . . . . . . . V.8 Simulações de Monte Carlo para o circuito sem calibração. . . . . . . . . V.9 Características do circuito de tensão de referência com calibração. . . . . V.10 PSRR do circuito com calibração. . . . . . . . . . . . . . . . . . . . . . V.11 Resultados da simulação de Monte Carlo para o circuito com calibração. . xv 28 31 32 32 38 41 41 42 54 55 56 59 59 61 64 65 66 69 70 V.12 Resultados da simulação de Monte Carlo para o circuito com calibração, onde foi a operação de calibração foi realizada. . . . . . . . . . . . . . . V.13 Tabela Comparativa. . . . . . . . . . . . . . . . . . . . . . . . . . . . . xvi 76 77 C APÍTULO I I NTRODUÇÃO I.1 - T EMA O tema deste trabalho é o projeto de um circuito de referência de tensão de bandgap, capaz de fornecer uma tensão pouco dependente da temperatura e da fonte de alimentação empregada. Por se tratar de uma referência, o esperado é que esta tensão seja precisa apesar das variações de processo e descasamentos causados durante a fabricação do circuito integrado. Portanto, o foco deste trabalho é o projeto do circuito a partir da especificação de uma incerteza máxima a ser obtida em um conjunto de circuitos fabricados. I.2 - D ELIMITAÇÃO Os objetivos principais do trabalho são o estudo e o projeto de uma referência de tensão de bandgap, utilizando o processo de fabricação 0, 35 µm CMOS (Complementary Metal Oxide Semiconductor). Essas referências são úteis em circuitos integrados para fornecer uma tensão robusta às variações de temperatura e da fonte de alimentação a outros módulos, tais como LDO’s (Low Drop Out Regulator) e conversores A/D (Analógico/Digital) e D/A (Digital/Analógico). I.3 - J USTIFICATIVA Em microeletrônica existem diversos circuitos de grande importância, tanto para sistemas analógicos quanto para digitais, que são dependentes de uma referência de tensão. C APÍTULO I I NTRODUÇÃO 2 Esta dependência é um fator limitante nos requerimentos de precisão destes circuitos. No caso de um conversor D/A, por exemplo, a saída analógica correspondente a um bit é proporcional à tensão de referência [3]. Consequentemente, a incerteza da referência é transmitida à tensão convertida, limitando a precisão do conversor. Assim, uma vez que os blocos mencionados possuem seus requerimentos de precisão diretamente limitados pela referência, um requisito essencial é o projeto de uma referência precisa, que não sofra grandes variações devido ao descasamento dos componentes utilizados, gradientes do processo de fabricação, variações da tensão de alimentação e da temperatura. Um circuito de referência de bandgap é capaz de fornecer uma tensão estável em relação à temperatura, com variações limitadas em cerca de 50 ppm/◦C [4]. Adicionalmente, ela deve ser robusta a variações de sua tensão de alimentação. Para atingir tal desempenho, o circuito possui uma estrutura auto-polarizada (self-biased) [5], pouco dependente de sua alimentação, e gera sua referência adicionando dois termos cujas variações com a temperatura tendem a se anular por possuírem coeficientes de temperatura opostos (um positivo e outro negativo). Os requisitos de baixa sensibilidade em relação ao descasamento e a variações do processo de fabricação são objetivos determinantes no desempenho de circuitos analógicos integrados em geral e, portanto, necessitam de tratamento especial na etapa de dimensionamento dos seus componentes e na posterior confecção do layout. Algumas correções podem também ser realizadas após a fabricação, pela inclusão, durante a etapa de projeto, de circuitos específicos de calibração ou trimming (ajuste). Devido à grande importância da classe dos circuitos de referência e das qualidades mencionadas da referência de bandgap, decidiu-se pesquisar e realizar o projeto e desenvolvimento deste, focando principalmente no dimensionamento dos componentes e no procedimento de calibração do circuito. I.4 - O BJETIVO O objetivo geral deste trabalho é projetar o circuito de referência de tensão chamado referência de bandgap, realizando duas versões distintas: (1) bandgap 1: uma referência com uma incerteza nominal (medida na temperatura de 27 ◦C) especificada em 1% (3σ ) do valor da referência; (2) bandgap 2: será o bandgap 1 adicionado de uma rede resistiva de calibração, visando reduzir a imprecisão de 1% para 0.25% (3σ ) do valor nominal da referência em 27 ◦C. Desta forma, têm-se como objetivos específicos: (1) estudar e pesquisar sobre a referência de bandgap, escolhendo uma topologia específica a ser desenvolvida; (2) dimensionar os componentes a serem utilizados; (3) projetar a rede resistiva de calibração; (4) realizar o desenho das máscaras (layout) para que o sistema C APÍTULO I I NTRODUÇÃO 3 possa ser fabricado em um circuito integrado CMOS. I.5 - M ETODOLOGIA Primeiramente foi realizada uma extensa pesquisa sobre o tema, estudando livros e artigos. Em paralelo, fazia-se um treinamento no uso das ferramentas presentes no software Cadence, que foram utilizadas como auxílio no projeto, na simulação do circuito e na confecção das máscaras de layout. Em seguida foi escolhida a topologia a ser empregada na referência de bandgap e, posteriormente, foram produzidas diversas versões, buscando um aperfeiçoamento do circuito e culminando em uma versão preliminar testada por meio de simulações. A partir da versão preliminar contendo as razões dos transistores MOS, o valor dos resistores e o número de transistores bipolares definidos, realizou-se um estudo complementar para o dimensionamento da área de cada dispositivo. Este estudo procurou modelar a relação entre a incerteza do valor da tensão produzida pela referência e a área ocupada pelos seus componentes. Com essa finalidade foram empregadas as equações de Pelgrom para se estimar o descasamento de dispositivos integrados [6, 7, 8] e a fórmula geral de propagação de incertezas [7, 8, 9]. Com um modelo desenvolvido foi possível utilizar um método de otimização, de forma a atender à especificação de uma incerteza máxima (3σ ) e, simultaneamente, minimizar a área total do circuito integrado. Após esta etapa, o projeto foi validado através de simulações, chegando a um projeto final do circuito, que foi denominado como bandgap 1 (sem calibração). Tendo cumprido o primeiro objetivo geral do trabalho, a rede resistiva de calibração para o circuito bandgap 2 foi dimensionada e teve seu funcionamento verificado com as ferramentas do software Cadence. Após esta fase iniciou-se a etapa final do projeto, que consistiu do desenvolvimento das máscaras dos circuitos para um processo de fabricação CMOS 0, 35 µm. As máscaras realizadas tiveram seu circuito extraído e simulado, onde os efeitos parasitas presentes foram reduzidos, quando possível, de forma a garantir o devido funcionamento do circuito. I.6 - D ESCRIÇÃO No Capítulo II será mostrada a ideia do circuito de tensão de referência de bandgap, assim como a teoria envolvida, sendo apresentadas duas topologias de implementação. Serão ainda definidos alguns parâmetros de avaliação de desempenho. No Capítulo III são descritos todos os passos envolvidos no projeto dos circuitos de C APÍTULO I I NTRODUÇÃO 4 bandgap sem e com calibração para a topologia escolhida. No Capítulo IV são apresentadas as máscaras de layout dos circuitos desenvolvidos, assim como as máscaras de cada um de seus blocos individualmente. No Capítulo V serão apresentados os resultados de simulação dos circuitos esquemático e extraído dos circuitos desenvolvidos. No Capítulo VI encontram-se as conclusões obtidas e ainda trabalhos a serem realizados posteriormente. No Apêndice A são apresentados os métodos de extração dos parâmetros dos transistores bipolares e resistores para utilização nos cálculos do projeto. No Apêndice B encontra-se o método de propagação de incertezas aplicado ao projeto do circuito implementado neste trabalho. C APÍTULO II R EFERÊNCIA DE BANDGAP II.1 - I NTRODUÇÃO O circuito de referência de bandgap foi proposto em 1971 por Robert J. Widlar [10], que o utilizou como referência em seu circuito regulador de tensão, substituindo a tradicional referência com compensação de temperatura a diodo zener. Desde então muito foi pesquisado e desenvolvido buscando o aperfeiçoamento do circuito, que utilizava a tecnologia de fabricação bipolar. Com o advento da tecnologia de fabricação CMOS, novas pesquisas se iniciaram, visando superar as limitações impostas pelo novo processo. Ainda hoje esta referência é objeto de pesquisa e apresenta vários desafios a projetistas de circuitos integrados. II.2 - I DEIA P RINCIPAL A ideia principal do circuito de referência de bandgap é obter uma tensão quase independente das variações de temperatura. Isto é feito através da soma ponderada de duas tensões que possuam comportamentos opostos em função da temperatura, como pode ser visto na Fig. II.1. Uma tensão que aumente com a elevação da temperatura (possua derivada positiva) é conhecida como PTAT (Proportional To Absolute Temperature), enquanto outra que reduza com a elevação da temperatura (possua derivada negativa) é conhecida como CTAT (Complementary To Absolute Temperature) [5]. Desta forma, é possível escrever algebricamente a ideia apresentada como Vre f = cPTAT VPTAT + cCTAT VCTAT . (II.1) C APÍTULO II R EFERÊNCIA DE BANDGAP 6 VCTAT cCTAT T T0 Vref Somador T0 VPTAT T cPTAT T T0 Figura II.1: Esquema básico de como é obtida a tensão de referência. Na Fig. II.1, cPTAT e cCTAT são constantes a serem escolhidas de forma que a variação da tensão de referência seja nula, dada uma variação da temperatura (derivada zero), como expresso na Eq. (II.2). Como, em geral, as tensões a serem utilizadas não exibem um comportamento linear com a temperatura, impõe-se esta condição em uma temperatura específica T0 , ou seja, ∂Vre f ∂VPTAT ∂VCTAT = cPTAT + cCTAT = 0. ∂ T T =T0 ∂ T T =T0 ∂ T T =T0 (II.2) Apresentada esta ideia, é possível seguir no desenvolvimento do assunto, apresentando os componentes PTAT e CTAT utilizados em uma referência de bandgap. II.2.1 - C OMPONENTE DE T ENSÃO CTAT O componente de tensão CTAT (Complementary To Absolute Temperature) utilizado na referência de bandgap é a tensão de junção Vbe ou Veb de um transistor bipolar, polarizado por uma corrente bem caracterizada, como ilustrado na Fig. II.2. VDD VDD IC IC (a) + + Vbe Veb - - (b) Figura II.2: Forma de obter uma tensão CTAT. (a) Utilizando Transistor NPN. (b) Utilizando Transistor PNP. Embora se possa utilizar tanto transistores NPN como PNP, o uso do último é preferido por questões que serão detalhadas no Capítulo II. As equações para os dois tipos de transistores são as mesmas, bastando trocar Vbe por Veb para utilizar o transistor PNP. C APÍTULO II R EFERÊNCIA DE BANDGAP 7 Desta forma, daqui em diante se empregarão transistores PNP nos cálculos e figuras. Assume-se, também, que os transistores apresentados são ideais, tal que o valor de β é tão elevado que é possível considerar IC = IE . Tendo o conhecimento do componente CTAT, Veb , é importante ter uma equação que expresse seu comportamento em relação à temperatura. A equação básica do transistor bipolar pode ser escrita como IC = IS e Veb vt , (II.3) onde IC é a corrente de coletor do transistor, IS é sua corrente de saturação, Veb é a sua tensão de junção emissor-base e vt é a tensão térmica do transistor bipolar. Apesar desta fórmula ser útil, ela oculta a dependência da corrente com a temperatura. Para mostrá-la, é necessário conhecer vt e IS . A equação de vt é vt = kT , q (II.4) onde k = 1, 38062 · 10−23 J/K [11] é a constante de Boltzmann, q = 1, 60219 · 10−19 C [11] é a carga do elétron e T é a temperatura expressa em Kelvin (K). A equação correspondente à corrente de saturação IS é mais complicada, mas é possivel escrevê-la de forma simplificada como [12] IS = C T η e − VG0 vt , (II.5) onde C é uma constante independente da temperatura, T a temperatura dada em Kelvin, η = 4 − n, com n sendo uma constante dependente do processo e VG0 é a tensão de bandgap do silício, extrapolada em torno de 0 K. Na realidade, a tensão de bandgap do silício é dependente da temperatura e a aparição de VG0 em IS surge de uma aproximação. No entanto, a discussão destes detalhes foge ao escopo deste trabalho, podendo ser encontrada em [12]. Conhecendo vt e IS é possível, então, expressar a dependência de IC com a temperatura por IC (T ) = C T η e (Veb (T )−VG0 ) q kT . (II.6) Da Eq. (II.6) é possível obter a tensão de junção Veb em função da temperatura kT IC (T ) Veb (T ) = VG0 + ln . q CT η (II.7) Embora a Eq. (II.7) já expresse a dependência da tensão de junção emissor-base com a temperatura, uma forma mais interessante é obtida pelo cálculo de Veb (T )Tre f −Veb (Tre f )T utilizando a Eq. II.7, onde Tre f é uma temperatura de referência em que o valor de tensão C APÍTULO II R EFERÊNCIA DE BANDGAP 8 Veb (Tre f ) é conhecida. O resultado é escrito como [12] T IC (T ) T +VG0 1 − + vt ln − η vt ln . Tre f IC (Tre f ) Tre f (II.8) δ Existe ainda uma forma particular bastante útil, o caso em que IC (T ) = a T : T Veb (T ) = Veb (Tre f ) Tre f T Veb (T ) = Veb (Tre f ) Tre f T kT T +VG0 1 − − (η − δ ) ln . Tre f q Tre f (II.9) Na Eq. (II.9) é possível notar o comportamento CTAT de Veb (T ), pois Veb (Tre f ) < VG0 , de forma que um aumento em T faz com que o termo T /Tre f eleve mais a parte negativa VG0 que a positiva Veb , fazendo com que a função Veb (T ) diminua com a temperatura. Outro detalhe importante é que esta dependência é não linear devido ao termo (η − δ ) vt ln T /Tre f . A Fig. II.3 mostra o gráfico de Veb (T ) em função da temperatura, para valores de Veb (Tre f ) = 0, 66 V , VG0 = 1, 16 V , η = 3 e δ = 0. 0,85 0,80 0,75 Veb (V) 0,70 0,65 0,60 0,55 0,50 0,45 −40 −25 −10 5 20 35 50 65 Temperatura (ºC) 80 95 110 125 Figura II.3: Gráfico de Veb em função da temperatura. II.2.2 - C OMPONENTE DE T ENSÃO PTAT O componente de tensão PTAT pode ser obtido polarizando dois transistores bipolares com densidades de corrente diferentes e subtraindo suas tensões de junção, como pode ser visto nos desenhos da Fig. II.4. Na Fig. II.4 (b), o transistor Q1 é polarizado com uma corrente IC . Para obter uma densidade de corrente diferente são utilizados n transistores em paralelo idênticos a Q1 , também polarizados por uma corrente total IC . Desta forma, IC se divide entre os n transistores e por cada um, flui uma corrente IC /n. C APÍTULO II R EFERÊNCIA DE BANDGAP VDD 9 VDD IC/n + Q1 ΔVeb - + IC + Veb1 Veb2 - - Q2 (a) VDD VDD IC ΔVeb - + IC IC/n Q1 ....... Q2 Qn Qn+1 n Transistores (b) Figura II.4: Forma de obter uma tensão PTAT. (a) Utilizando apenas dois transistores. (b) Utilizando n transistores em paralelo. Para escrever a equação referente a esta componente de tensão, é necessário obter Veb a partir da Eq. (II.3): IC Veb = vt ln IS . (II.10) De posse da Eq. (II.10), basta subtrair as duas tensões de junção, lembrando das considerações discutidas anteriormente, ou seja, Veb1 Veb2 IC = vt ln I S IC = vt ln n IS ∆Veb = Veb1 −Veb2 = vt ln (n) = kT ln (n) . q (II.11) Assim, é possível ver que ∆Veb varia linearmente com a temperatura com um coeficiente dado por qk ln (n). Outra característica muito interessante é o fato de este resultado ser independente da corrente de coletor ou corrente de saturação do transistor bipolar. A Fig. II.5 mostra o gráfico de ∆Veb em função da temperatura para n = 24. C APÍTULO II R EFERÊNCIA DE BANDGAP 10 120 ∆Veb = ln(24) vt (mV) 110 100 90 80 70 60 −40 −25 −10 5 20 35 50 65 Temperatura (ºC) 80 95 110 125 Figura II.5: Gráfico de ∆Veb em função da temperatura. II.2.3 - A T ENSÃO DE R EFERÊNCIA DE Bandgap Com os componentes PTAT e CTAT caracterizados, podemos, então, encontrar a expressão teórica para a tensão de referência de bandgap. Como o coeficiente de temperatura de Veb é da ordem de −1, 5 mV /◦C, cuja magnitude é maior que a do coeficiente de temperatura de ∆Veb , da ordem de (0, 087 mV /◦C), sempre se escolhe a constante CCTAT igual a um, assim Vre f = Veb + cPTAT ln(n) vt , (II.12) onde a única variável a ser dimensionada é a constante cPTAT , o que é feito a partir da Eq. (II.2). Desta forma, o valor desta constante é encontrado pela equação cPTAT ∂Veb ∂ vt =− . ln(n) ∂ T T =T0 ∂ T T =T0 (II.13) A derivada de vt é simples, expressa por ∂ vt k = . ∂T q (II.14) A derivada de Veb é obtida através da Eq. (II.9) e dada por: ∂Veb Veb (Tre f ) −VG0 (η − δ ) T = − vt 1 + ln . ∂T Tre f T Tre f (II.15) Logo, utilizando as relações acima, encontra-se o valor necessário para cPTAT : cPTAT T0 1 T0 = (η − δ ) 1 + ln − Veb (Tre f ) −VG0 . ln(n) Tre f Tre f (II.16) A Eq. (II.16), quando substituída na Eq. (II.12) de Vre f , permite encontrar a expressão C APÍTULO II R EFERÊNCIA DE BANDGAP Vre f kT = VG0 + (η − δ ) q 11 T . 1 − ln T0 (II.17) A Eq. (II.17) depende apenas de constantes do processo e, além disto, permite explicar a origem do termo referência de bandgap. Note que no limite em que T tende a 0K, a tensão de referência tende para VG0 , que é nada mais do que a tensão de bandgap extrapolada em torno de zero Kelvin. Na Fig. II.6 é mostrado o gráfico da tensão de referência para VG0 = 1, 16 V , η = 3 e δ = 1. 1,2150 1,2145 Vref (V) 1,2140 1,2135 1,2130 1,2125 1,2120 −40 −25 −10 5 20 35 50 65 Temperatura (ºC) 80 95 110 125 Figura II.6: Gráfico da tensão de referência em função da temperatura. II.3 - I MPLEMENTAÇÃO E BAIXA D EPENDÊNCIA DA T ENSÃO DE A LIMENTAÇÃO Após a discussão da teoria básica sobre a referência de bandgap e como obter seus componentes PTAT e CTAT, resta encontrar um circuito capaz de implementar a soma destes componentes e obter, de fato, a tensão de referência. Dentre as dificuldades da implementação do circuito estão: polarizar os transistores de uma forma independente da tensão de alimentação (VDD ), como ilustrado na Fig. II.4 (b), e extrair a tensão ∆Veb deste esquema, multiplicando-a por uma constante. A seguir são mostradas duas topologias que resolvem os problemas mencionados e, desta forma, implementam a referência de tensão de bandgap. C APÍTULO II R EFERÊNCIA DE BANDGAP 12 II.3.1 - T OPOLOGIA I O circuito da figura abaixo mostra a primeira topologia. O circuito pode ser dividido em duas partes: um gerador de corrente PTAT, responsável por polarizar os transistores e extrair o compontente ∆Veb e o ramo responsável pela soma dos componentes PTAT e CTAT. VDD VDD M4 VDD M3 M5 Vref M1 IR1 M2 X + ΔVeb Y R2 IR1 IR1 R1 + Q1 Veb 1 + Veb2 Q2 - + ....... Qn+1 Veb3 Q3 - - n Transistores Figura II.7: Topologia 1 - Primeiro circuito capaz de gerar a referência de bandgap. O gerador de corrente PTAT garante a baixa sensibilidade da tensão de alimentação ao utilizar a estrutura formada por M1, M2, M3, M4, todos possuindo as mesmas dimensões. Para análise desta estrutura, considere a figura abaixo: VDD M4 VDD M3 I I M1 M2 Figura II.8: Circuito didático de um espelho de corrente auto-polarizado. A estrutura acima é constituida de dois espelhos de corrente, onde um deles copia a corrente no transistor M1 para o transistor M2 e o outro copia a corrente no transistor M3 para o transistor M4. No entanto, a corrente em M3 é a mesma que em M2, que foi copiada de M1, assim a corrente em M4 será indiretamente uma cópia de sua própria corrente, já C APÍTULO II R EFERÊNCIA DE BANDGAP 13 que as correntes em M1 e M4 devem ser iguais. Isto significa que existe uma dependência mútua entre as correntes nos dois ramos e, portanto, diz-se que o circuito se autopolariza [5]. É esta característica que garante a baixa sensibilidade da tensão de alimentação VDD quando esta estrutura é inserida no gerador de corrente PTAT. Isto porque a existência e valor das correntes estão condicionadas a elas próprias. Outra característica importante a ser notada é que as tensões nos nós X e Y no circuito da Fig. II.7 serão iguais, devido às dimensões iguais dos transistores (relação 1:1 entre eles) e, consequentemente, suas tensões VGS serem iguais. A característica discutida anteriormente garante a baixa dependência da tensão de alimentação, mas permite a existência de qualquer nível de corrente, uma vez que as correntes nos ramos são iguais. A corrente quiescente do circuito será fixada pelo esquema composto pelo resitor R1 e os transistores bipolares Q1 e Q2 · · · Qn+1 . Como as correntes nos dois ramos são iguais, é possível notar que a polarização mostrada na Fig. II.4 (b) está implementada e que, desta forma, é possível extrair uma tensão PTAT do esquema. Como as tensões nos nós X e Y são iguais, conclui-se que a tensão sobre o resistor R1 será VR1 = Veb1 −Veb2 = k T ln(n)/q e sua corrente será dada por IR1 = k T ln(n) . q R1 (II.18) Então, esta corrente fixa a corrente dos espelhos e possui um comportamento PTAT, admitindo que R1 não varie com a temperatura . Desta forma, a componente de tensão PTAT é transformada em uma corrente. Esta é, então, copiada para o bloco que realizará a soma dos componentes. Assim, a tensão de referência será a tensão sobre o transistor bipolar Q3 , CTAT, somada à tensão sobre o resistor R3 , PTAT devido à corrente IR1 . Logo, a tensão de referência será dada por Vre f = Veb3 + kT R2 ln(n) , R1 q (II.19) onde R2 /R1 pode ser escolhido para satisfazer à Eq. (II.16) e, consequentemente, à Eq. (II.2). II.3.2 - T OPOLOGIA II Outra topologia, que emprega um amplificador operacional e é utilizada neste projeto está ilustrada na Fig. II.9. Neste circuito, as funções de gerar uma corrente PTAT e somar os componentes a se compensarem não estão separadas em blocos como no circuito anterior. No entanto, a ideia é basicamente a mesma. Os transistores M1 e M2 possuem as mesmas dimensões e, assim, as correntes nos dois ramos são iguais e, portanto, os transistores bipolares Q1 e C APÍTULO II R EFERÊNCIA DE BANDGAP VDD 14 VDD S M1 M2 Vref R3 R2 IR1 IR1 X Y + ΔVeb R1 + Q1 Veb 1 + Veb2 Q2 - ....... Qn+1 - n Transistores Figura II.9: Topologia 2 - Segundo circuito capaz de gerar a referência de bandgap. Q2 · · · Qn+1 estão polarizados para formar uma tensão PTAT. O amplificador operacional possui uma alta impedância de entrada, de forma que não há fuga de corrente para suas entradas, e um ganho alto o suficiente para garantir que as tensões nos nós X e Y sejam iguais, o que, como na Topologia 1, fará com que a tensão sobre o resistor R1 seja VR1 = Veb1 − Veb2 = k T ln(n)/q e sua corrente dada pela Eq. (II.18), na qual IR1 possuirá um comportamento PTAT. O amplificador operacional permite que a tensão de referência seja extraida diretamente do ramo à direita. Desta forma, ela será a soma da tensão sobre os transistores bipolares Q2 · · · Qn+1 , com comportamento CTAT, com a tensão sobre os resistores R2 e R1 , com comportamento PTAT, sendo dada por kT R2 + 1 ln(n) . = Veb2 + R1 q Vre f (II.20) Ainda restam algumas observações importantes a respeito desta topologia. O amplificador operacional possui duas funções principais, uma é garantir que as tensões nos nós X e Y sejam iguais e a outra é regular a tensão nos gates dos transistores M1 e M2, de tal forma que compense uma variação da tensão de alimentação VDD . Isto pode ser visto, por exemplo, supondo inicialmente que a tensão de alimentação aumente. Com sua elevação, a magnitude da tensão VGS (tensão entre gate e source) dos transistores MOS elevam-se, e conseqüentemente a corrente no circuito se eleva, aumentando a tensão sobre os resistores e transistores bipolares e, assim, também a tensão de referência. No entanto, considerando que as variações de tensão dos transistores bipolares são muito pequenas (aumentam com ln(IC )) em relação à variação da tensão sobre o resistor R1 , a tensão do nó Y do amplificador operacional aumentará mais que a do nó X e a tensão na saída do amplificador também se elevará, de forma que o valor absoluto da tensão VGS dos transistores MOS será reduzida, diminuindo a corrente no circuito e, conseqüentemente, a C APÍTULO II R EFERÊNCIA DE BANDGAP 15 tensão de referência, voltando à situação inicial. Para garantir o funcionamento do circuito, a realimentação do amplificador precisa ser negativa, sendo necessário posicionar corretamente os terminais + e − do amplificador operacional. O raciocínio é semelhante ao anterior, onde agora uma variação da saída do amplificador não pode modificar o funcionamento do circuito. Admitindo VDD constante, uma redução da tensão na saída do amplificador, por algum motivo, fará com que a corrente no circuito aumente, o que elevará mais a tensão no nó Y do que no nó X. Desta forma, a escolha da posição dos terminais deve ser feita para compensar o efeito inicial na saída, ou seja, elevar a tensão de saída de forma a reduzir a corrente do circuito. Assim, os terminais + e − devem ser posicionados como na Fig. II.9, pois, assim, o ganho será positivo, aumentando a tensão de saída. Note, que se a posição fosse escolhida invertida, o ganho seria negativo, reduzindo a tensão de saída e elevando ainda mais a corrente no circuito, tornando-o instável. Outra observação se refere ao uso do resistor R3 , cuja função é compensar os efeitos de modulação de canal [5] nos transistores MOS. Sem R3 , as tensões de dreno de M1 e M2 irão diferir, tornando as suas correntes diferentes. Assim, R3 deverá ser escolhido igual a R2 , para que as tensões de dreno dos transistores fiquem iguais, garantindo que as correntes nos dois ramos sejam iguais. II.3.3 - P ROBLEMA DO S TART- UP As duas topologias de circuito apresentadas possuem um problema intrínseco, conhecido como problema do start-up. Este problema consiste na possível operação do circuito em um estado de baixa corrente, onde diz-se que o circuito está desligado, pois, ao ligar-se a fonte de alimentação, o circuito continua sem fornecer a tensão de referência [5, 13]. Para entender melhor o problema vamos considerar o circuito da Fig. II.9. O circuito é projetado para um ponto de operação específico. No entanto, existe ainda o estado desligado do circuito. Então, para encontrar este ponto desligado, vamos chamar a corrente fluindo pelo transitor M2 de IM2 e a por M1 de IM1 . O espelho de corrente garante que IM1 = IM2 . (II.21) Das Eqs. (II.11) e (II.18) obtém-se IM1 ln n IM2 , IM2 = vt R1 de onde segue a relação (II.22) C APÍTULO II R EFERÊNCIA DE BANDGAP 16 IM2 R1 IM2 /vt e . (II.23) n Assim, as soluçôes para as correntes devem satisfazer às Eqs. (II.21) e (II.23), como podem ser vistas graficamente através da intersecção entre as duas curvas na Fig. II.10, que fornece duas soluções: uma igual a zero e outra diferente. IM1 = 7,0 6,0 IM1 [µA] 5,0 4,0 3,0 2,0 1,0 0 0 0,5 1,0 1,5 2,0 2,5 3,0 3,5 4,0 4,5 IM2 [µA] Figura II.10: Gráfico mostrando os dois pontos de operação do circuito da Fig. II.9. O circuito é projetado para que a corrente seja diferente de zero, mas é possível que ao ligar-se o circuito ele permaneça no estado zero, ou seja, possuindo corrente e tensão de referência com valores iguais a zero. Isto ocorre se todos os componentes forem ideais e casados. Na presença de não idealidades, como descasamentos e tensão de offset do amplificador operacional, estes terão seus erros adicionados às equações mostradas, mudando o ponto de operação de corrente zero para um outro de baixíssima corrente. Assim, é necessário garantir a operação desejada do circuito, o que é feito através de um circuito de start-up, cuja função é detectar o estado desligado e injetar a corrente necessária no circuito até que ele passe para o estado ligado. É preciso ainda que o circuito de start-up deixe de funcionar uma vez alcançado o estado ligado para não alterar o comportamento projetado para o circuito. Uma forma de implementar este circuito pode ser vista na Fig. II.11 e é a mesma empregada neste projeto. S Vref M3 Figura II.11: Circuito de start-up. C APÍTULO II R EFERÊNCIA DE BANDGAP 17 O inversor lógico é utilizado para verificar se o circuito está num estado desligado. Estando desligado, a tensão de referência possui um valor baixo, próximo de zero Volts. Assim um nível lógico baixo está na entrada da porta inversora e um nível lógico alto aparece em sua saída, o que faz o transistor M3 funcionar como uma chave ligando o potencial de GND ao nó S do circuito na Fig. II.9, obrigando os transistores M1 e M2 a conduzirem, o que eleva a tensão de referência. Quando o circuito chega a seu ponto de operação projetado (ligado), a entrada do inversor lógico reconhecerá a tensão de referência como um nível lógico alto, de forma que, em sua saída, o nível lógico será baixo e o transistor M3 estará cortado, desconectando o bloco de start-up do circuito e garantindo seu funcionamento devido. II.4 - F IGURAS DE M ÉRITO Com a teoria básica e os circuitos de referência de bandgap apresentados, é necessário definir critérios de avaliação e comparação de circuitos de referência de tensão distintos. Abaixo são apresentados os principais parâmetros de avaliação [1]. II.4.1 - TC - C OEFICIENTE DE T EMPERATURA O coeficiente de temperatura, TC (Temperature Coefficient), mede quanto varia a tensão de referência dada uma variação de temperatura. Seu cálculo é feito em todo o intervalo de temperatura desejada, obtendo a taxa de variação da tensão de referência com a temperatura e normalizando este resultado pela tensão de referência nominal, cujo valor é aquele avaliado na temperatura de trabalho. Assim, este parâmetro é definido em ppm/◦C, por [13] TC = 1 Vre fnom Vre fmax −Vre fmin · Tmax − Tmin · 10−6 ppm/◦C, (II.24) onde Tmax e Tmin são, respectivamente, as temperaturas máxima e mínima do intervalo considerado, Vre fmax e Vre fmin são, respectivamente, a máxima e a mínima tensões de referência neste intervalo e Vre fnom é o valor de tensão nominal na temperatura de trabalho, geralmente 27◦C. C APÍTULO II R EFERÊNCIA DE BANDGAP 18 II.4.2 - R EGULAÇÃO DE LINHA A regulação de linha [1] mede a sensibilidade da tensão de referência em relação à sua tensão de alimentação e é definida como LNR = Vre f (VDDmax ) −Vre f (VDDmin ) ∆Vre f = µV /V, VDDmax −VDDmin ∆VDD (II.25) onde VDDmax e VDDmin são, respectivamente, as tensões máxima e mínima da alimentação a serem consideradas, e Vre f (VDDmax ) e Vre f (VDDmin ) são respectivamente os valores da tensão de referência quando a tensão de alimentação é a máxima e a mínima definidas anteriormente. Esta definição não é muito utilizada. A mais encontrada na literatura é a PSRR (Power Supply Rejection Rate) DC (Direct Current), definida a seguir. II.4.3 - PSRR - TAXA DE R EJEIÇÃO DA F ONTE DE A LIMENTAÇÃO A Taxa de Rejeição da Fonte de Alimentação, PSRR pode ser dividida em duas categorias: medida de rejeição DC e medida de rejeição AC (Alternate Current). É importante notar que rejeição é diferente de sensibilidade, sendo seu oposto. Assim, a tensão de referência vai ser tão menos sensível quanto maior sua taxa de rejeição. II.4.3.1 - R EJEIÇÃO DC A medida de rejeição DC fornece uma medida de quão robusta é a tensão de referência às variações da sua tensão de alimentação, ou seja, mede o quanto a tensão de referência irá rejeitar uma redução ou aumento de sua tensão de alimentação. Assim, ela é definida, em dB, por ∆VDD PSRR(DC) = 20log ∆Vre f dB, (II.26) onde ∆VDD e ∆VREF são definidos como para a regulação de linha, mostrada anteriormente. C APÍTULO II R EFERÊNCIA DE BANDGAP 19 II.4.3.2 - R EJEIÇÃO AC Diferente da medida de rejeição DC, a AC mede quanto a tensão de referência é capaz de não ser influenciada por sinais de interferências provenientes do meio externo ou de outros circuitos no mesmo chip. Desta forma, ela é uma medida dada em função da frequência e mostrada através de um gráfico da função [1] VDD ( f ) PSRR( f ) = 20log Vre f ( f ) dB. (II.27) II.4.3.3 - I MPRECISÃO I NICIAL A imprecisão inicial de um circuito de tensão de referência é um parâmeto estatístico que leva em consideração o erro provindo das não idealidades da fabricação do circuito integrado, como variação dos parâmetros de processo, descasamento entre os componentes do circuito e gradientes de processo. Assim, ela é definida através do desvio padrão da tensão de referência , σVre f , que é obtido por simulações através da análise de Monte Carlo e, após a fabricação, pelo cálculo da distribuição estatística dos valores de tensão obtidos dos vários chips medidos. Desta forma, a imprecisão é dada por [14] Imprecisão = 3σVre f × 100%. Vre fmédia (II.28) C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP III.1 - E TAPAS DO P ROJETO O projeto pode ser dividido em duas partes, como indicado na Fig. III.1: (i) o projeto do circuito de referência de bandgap sem nenhum tipo de circuito para calibração e (ii) o projeto do circuito de referência de bandgap com calibração, que consiste apenas no projeto de uma rede resistiva de calibração para reduzir a imprecisão do circuito de referência. Parte I - Circuito sem Calibração Projeto Inicial Área dos Dispositivos Layout Simulações Parte II - Circuito com Calibração Projeto da Rede Resistiva para Calibração Layout Simulações Figura III.1: Partes do Projeto e suas etapas. Neste capítulo serão apresentados o projeto inicial, que dimensiona os dispositivos sem considerar suas áreas, o projeto das áreas destes dispositivos e o projeto da rede resistiva para calibração. As etapas de Layout e Simulação serão apresentadas nos capítulos C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 21 posteriores. III.2 - E SPECIFICAÇÕES Foram tomadas como especificações para a polarização uma tensão de alimentação de 3, 3V , nominal do processo, e uma corrente de polarização para os transistores bipolares de 4µA a 27◦C, de forma a reduzir a potência dissipada. No domínio da temperatura a faixa a ser considerada será de −40◦C à 125◦C (faixa militar) e a temperatura cuja derivada é zero será a localizada no centro desta faixa (42.5◦C). As imprecisões iniciais requeridas serão de 1% e 0, 25%, para o circuito sem calibração e para o circuito com calibração, respectivamente. Tanto a faixa de temperatura como as imprecisões iniciais foram escolhidas de acordo com o que é comumente encontrado em artigos científicos, como se pode verificar, por exemplo, na tabela comparativa encontrada em [15]. III.3 - P ROJETO I NICIAL Nesta seção é apresentado o projeto das razões, W /L (Largura de canal/comprimento de canal), dos transistores MOS, o número n de transistores bipolares e o valor dos resistores para o circuito da Topologia 2, Fig. II.9, apresentada no Capítulo II. A razão dos transistores MOS foi obtida através de simulações, uma vez que o simulador utiliza modelos mais avançados se comparados ao modelo de Shichman e Hodges (SPICE nível 1) [16], que geralmente é utilizado para realizar os cálculos. O método empregado pode ser visualizado na Fig. III.2, onde os terminais gate (G), dreno (D), source (S) e substrato (B) do transistor PMOS ou NMOS são polarizados por fontes de tensão. Primeiramente, estas fontes têm seus valores escolhidos para satisfazer às condições de operação do dispositivo no circuito, a tensão VDS , entre dreno e source, a tensão VGS = Vod + vth , entre gate e source, onde Vod é a tensão de overdrive requerida [5], e a tensão VBS , entre substrato e gate. Em seguida, o valor de L é fixado e uma varredura de W é realizada, tendo seu valor escolhido no ponto onde a corrente de dreno é a requerida pelo projeto. Desta forma, um valor W /L bem acurado pode ser obtido. C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 22 VD VB D B G S VG VS Figura III.2: Dimensionamento da razão W /L. III.3.1 - T RANSISTORES B IPOLARES III.3.1.1 - T RANSISTOR B IPOLAR PNP Transistores Bipolares NPN geralmente são preferidos em projetos, pois possuem valores de β maiores que transistores PNP [1]. Entretanto, no processo de fabricação CMOS com substrato tipo P é comum se encontrar apenas transistores PNP, pois a realização do transistor NPN exige um maior número de camadas e, assim de máscaras, elevando o custo do projeto. Assim, não são todos os processos que possuem transistores NPN, sendo mais comum encontrarem-se trabalhos empregando transistores PNP, como é o caso deste projeto. Na figura abaixo podem ser vistos transistores NPN e PNP verticais. Emissor Base Coletor P+ N+ P+ Poço N Substrato Tipo P (a) Emissor Base Coletor N+ P+ N+ P Poço N Substrato Tipo P (b) Figura III.3: Fabricação de transistores bipolares (BJTs) PNP e NPN [1]. (a) Transistor PNP Vertical. (b) Transistor NPN Vertical. C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 23 Os desenhos na Fig. III.3 ilustram transistores do tipo vertical, onde é importante chamar a atenção para o fato de que o BJT PNP possui seu terminal coletor preso ao nível de tensão mais baixo do circuito, uma vez que este terminal corresponde ao substrato do chip. Além dos transistores verticais, existem também transistores de realização lateral, cujos valores de β são bem mais elevados. No entanto, transistores laterais são dispositivos mais pobres, apresentando características mais afastadas das ideais se comparados aos transistores verticais. Assim, o uso do tipo vertical é preferido, tendo sido, portanto, o empregado neste projeto. III.3.1.2 - N ÚMERO DE T RANSISTORES O número de transistores, n, discutido no Capítulo II deve ser dimensionado tendo em vista o layout do circuito. Para reduzir o efeito dos gradientes de processo existentes no wafer, os transistores Q1 Q2 · · · Qn+1 devem estar organizados em centroide comum [2, 17], onde Q1 estará no centro, como pode ser visto na Fig. III.4, para n = 8. Q2 Q3 Q4 Q5 Q1 Q6 Q7 Q8 Q9 Figura III.4: Layout dos transistores bipolares [2]. Esta característica impõe a restrição n = i2 − 1 , para i = 3, 4, 5 · · · (III.1) Além desta relação, deve-se também levar em consideração a não idealidade do amplificador operacional (AMP-OP) empregado. No Capítulo II não foi considerado que ele possui uma tensão de offset de entrada, sendo que este efeito é um dos maiores responsáveis por erros no circuito de referência. Isto pode ser observado se uma fonte de tensão, vos , for colocada em uma das entradas do AMP-OP, de forma a representar a tensão de offset, e equacionar o resultado na saída: Vre f R2 = Veb2 + + 1 (vt ln(n) + vos ) . R1 (III.2) C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 24 Assim, é possível notar que o offset é multiplicado pela razão dos resistores R2 e R1 mais um. Logo, para uma razão de 6 e um offset de 5mV , por exemplo, na saída haverá um erro de 70mV . Este erro é relativamente grande e refere-se apenas ao valor nominal, pois é introduzido também um coeficiente de temperatura que prejudicará a independência do circuito em relação à temperatura. Levando este fato em consideração, deve-se procurar elevar o termo ln(n), pois isto implica em uma redução da razão de resistores necessária no projeto e, consequentemente, no erro imposto pelo offset na saída. Como a diferença entre os possíveis valores de n é muito grande, e cada transistor bipolar ocupa uma área considerável, por uma questão de compromisso, escolheu-se: n = 24. (III.3) III.3.2 - E FEITOS NÃO IDEAIS EM TRANSISTORES BIPOLARES Todo o desenvolvimento realizado no Capítulo I, que culminou nas Eqs. (II.9), (II.11) e (II.17), leva em consideração BJTs ideais, que não apresentam resistência de base, possuem um ganho de corrente β elevado, independente da temperatura e da polarização do transistor. No entanto, todos estes efeitos estão presentes no caso real e a maior parte deles não pode ser desprezada. Como, na Seção III.3.3, serão dimensionados os valores dos resistores R1 , R2 e R3 de forma a obter uma primeira aproximação de seus valores finais, é necessário conhecer o comportamento, ao menos aproximado, do transistor bipolar. Assim, torna-se interessante abordar os principais efeitos não-ideais presentes. Os principais efeitos podem ser visualizados na Fig. III.5, para o transistor Q1 e para o conjunto de n transistores Q2 · · · Qn+1 , que são tratados como um único transistor equivalente QN , que possui uma resistência de base n vezes menor que a de Q1 [18]. IE IB rb + Q1 V eb1 IC=β1(T)IB IE IB rb/n + QN V eb2 IC=β2(T)IB Figura III.5: Transistores bipolares incluindo imperfeições. Dentre os efeitos mostrados, os que possuem maior influência são a resistência de C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 25 base, o valor de β finito (para o processo empregado neste projeto β está em torno de 6), e suas variações com a temperatura. A variação de β em função de sua corrente de coletor é muito pequena se comparada com sua variação com a temperatura e, portanto, pode ser desprezada. Desta forma, alterando a Eq. (II.8), Veb1 e Veb2 são dadas por: T T +VG0 1 − − η vt ln Tre f Tre f 1 1+ β (Tre f ) IE (T ) + rb (T ) IE (T ) , + vt ln + vt ln 1 IE (Tre f ) β (T ) + 1 1+ β (T ) T Veb1 (T ) =Veb1 (Tre f ) Tre f T T +VG0 1 − − η vt ln Tre f Tre f 1 1+ β (Tre f ) IE (T ) + rb (T ) IE (T ) . + vt ln + vt ln 1 IE (Tre f ) n β (T ) + 1 1+ β (T ) T Veb2 (T ) =Veb2 (Tre f ) Tre f (III.4) (III.5) Subtraindo as Eqs. (III.4) e (III.5), obtém-se ∆Veb (T ) = T Tre f rb (T ) IE (T ) 1 1− , Veb1 (Tre f ) −Veb2 (Tre f ) + β (T ) + 1 n (III.6) onde, é interessante notar que o primeiro termo de ∆Veb (T ) é idealmente igual a vt ln(n). Desta forma, para realizar o projeto é necessário extrair os parâmetros Veb1 , Veb2 , VG0 , η, rb (T ) e ainda a equação de β (T ) para o processo utilizado. O método de extração destes parâmetros é apresentado no Apêndice A. III.3.3 - R ESISTORES O tipo de resistor escolhido para o projeto foi o poly de alta resistividade (Hres), pois com ele é possível realizar grandes valores de resistências com menor emprego de área, comparado aos outros tipos de resistores disponíveis no processo de fabricação CMOS adotado. Como mencionado anteriormente, no dimensionamento dos resistores é necessário considerar as não idealidades dos transistores bipolares. Adicionalmente, também é preciso considerar as características dos resistores, já que eles também variam com a temperatura e, no caso do Hres, com a tensão sobre seus terminais. Assim, um bom modelo C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 26 para a resistência é R(T ) = R r0 ( 1 + r1 (T − 273) + r2 (T − 273)2 ), (III.7) onde R é a resistência realizada, r1 e r2 são os coeficientes de temperatura de primeira e segunda ordens, respectivamente, e r0 é a única constante de polarização a ser considerada, pois as outras podem ser desprezadas sem prejudicar os resultados. O método de extração dos parâmetros r0 , r1 e r2 é descrito no Apêndice A. III.3.3.1 - R ESISTOR R1 O valor do resistor R1 pode ser obtido de forma semelhante à que produziu a Eq. (II.18), combinando a equação IR1 (T ) = IE (T ) = ∆Veb /R1 (T ) com a Eq. (III.6), fornecendo IE (T ) = T Tre f Veb1 (Tre f ) −Veb2 (Tre f ) rb (T ) 1− R1 (T ) R1 (T ) 1 , 1 1 1− β (T ) + 1 n (III.8) onde R1 (T ) é da ordem de dezenas de kilo-ohms e rb geralmente é da ordem de dezenas a centenas de ohms, de forma que o segundo termo da Eq. (III.8) é bem próximo de 1, o que torna o efeito da resistência de base irrelevante. Assim, o valor de R1 (T ) pode ser aproximado por R1 (T ) = T Tre f Veb1 (Tre f ) −Veb2 (Tre f ) IE (T ) . (III.9) Portanto, no projeto desenvolvido neste trabalho, para uma temperatura de 27◦C, uma corrente especificada IE (27 + 273K) = 4 µA e utilizando os parâmetros extraídos para o resistor e os transistores bipolares, obtemos R1 = 20, 41 kΩ ≈ 20, 4 kΩ. (III.10) III.3.3.2 - R ESISTORES R2 E R3 Como discutido no Capítulo I, o resistor R3 deve ser igual ao resistor R2 para que as correntes nos dois ramos do circuito sejam efetivamente as mesmas. Desta forma, é necessário dimensionar apenas o resistor R2 , utilizando as Eqs. (II.2) e (II.20), para C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 27 encontrar a razão R2 /R1 na condição em que a derivada de Vre f seja nula na temperatura de 42.5◦C, ou seja, ∂Veb2 R2 ∂ T = −1 − . ∂ ∆Veb R1 ∂ T T =42.5+273K (III.11) Para resolver a equação acima é preciso levar em consideração o efeito da variação do resistor R1 com a temperatura, o que é feito substituindo a Eq. (III.8) nas Eqs. (III.4) e (III.5), que se tornam: T T +VG0 1 − − (η − 1) vt ln Tre f Tre f rb (Tre f ) 1 1− 1− R1 (Tre f ) (β (T ) + 1) R (T ) n 1 re f re f + vt ln + vt ln 1 rb (T ) R1 (T ) 1− 1− (β (T ) + 1) R1 (T ) n 1 1+ β (Tre f ) + rb (T ) IE (T ) , + vt ln (III.12) 1 β (T ) + 1 1+ β (T ) T Veb1 (T ) =Veb1 (Tre f ) Tre f T T +VG0 1 − − (η − 1) vt ln Tre f Tre f rb (Tre f ) 1 1− 1− (β (T ) + 1) R (T ) n R1 (Tre f ) 1 re f re f + vt ln + vt ln rb (T ) 1 R1 (T ) 1− 1− (β (T ) + 1) R1 (T ) n 1 1+ β (Tre f ) + rb (T ) IE (T ) . + vt ln (III.13) 1 n β (T ) + 1 1+ β (T ) T Veb2 (T ) =Veb2 (Tre f ) Tre f É interessante notar nas expressões apresentadas acima, que a tensão de junção é igual ao seu valor ideal, dado pela Eq. (II.9), somado a termos referentes às variações de β e R1 com a temperatura, além de termos referentes à resistência da base. A expressão de ∆Veb é dada pela diferença entre as Eqs. (III.12) e (III.13) e, portanto, independe de β (T ) e R1 (T ), como indicado em ∆Veb (T ) = T Tre f IE (T ) 1 Veb1 (Tre f ) −Veb2 (Tre f ) + rb (T ) 1− . β (T ) + 1 n (III.14) C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 28 Assim, substituindo nas Eqs. (III.12), (III.13) e (III.14) os valores extraídos dos parâmetros do transistor bipolar, de β (T ), dos resistores, e ainda o valor calculado para R1 , foi possível calcular a razão RR12 através da Eq. (III.11), utilizando a função diff do software Matlab para computar a derivada simbólica das equações apresentadas, chegando à solução R2 = 6, 756 ≈ 6, 75. R1 (III.15) R3 = R2 = 137, 7 kΩ. (III.16) Consequentemente, obtém -se Os valores encontrados para os resistores R1 , R2 e R3 são mostrados na Tabela III.1. Tabela III.1: Valores dos resistores. Resistor R (kΩ) R1 20,4 R2 , R3 137,7 III.3.4 - E SPELHO DE C ORRENTE O espelho de corrente na Fig. II.9, formado pelos transistores M1 e M2, foi dimensionado para operar na região de inversão forte e possuir uma tensão de overdrive vod de 300 mV , permitindo que o circuito de tensão de referência funcione com uma tensão de alimentação mínima em torno de 1.5 V . Desta forma, utilizando o método descrito na Seção III.3, a razão W /L foi dimensionada pelo valor W1,2 = 2. L1,2 (III.17) C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 29 III.3.5 - A MPLIFICADOR O PERACIONAL DE T RANSCONDUTÂNCIA III.3.5.1 - T OPOLOGIA U TILIZADA Foi escolhido para o amplificador no circuito da Fig. II.9 utilizar um amplificador operacional de transcondutância (OTA), já que sua saída estará apenas em gates de transistores MOS que possuem intrinsecamente uma resistência muito elevada. A topologia empregada pode ser vista junto de seu esquema de alimentação na Fig. III.6, onde VS é a tensão no nó S do circuito apresentado na Fig. II.9. VDD VDD VDD Vpolarização = VS M4 M3 M5 Vout = VS Input - M6 Z M8 M9 Input + M7 Figura III.6: Amplificador operacional de transcondutância. O OTA escolhido é simples, possuindo um único estágio, pois, desta forma, dispensase o uso de compensação e apenas dois pares de transistores devem estar casados [2], o que facilita o projeto, uma vez que descasamento resulta em offset. Para reduzir o consumo de potência do circuito de referência e elevar o ganho do amplificador, optou-se por utilizar o par diferencial, composto pelos transistores M8 e M9, operando na região de inversão fraca, enquanto os demais transistores foram polarizados em inversão forte. Assim, o par diferencial e os demais transistores, com exceção de M7, foram polarizados com uma corrente de 200 nA, correspondendo à 1/20 da corrente IR1 . Conhecendo estas características foi possível projetar as razões W /L destes dispositivos como descrito nas seções seguintes. C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 30 III.3.5.2 - C ARGA ATIVA E E SPELHOS DE P OLARIZAÇÃO Pela Fig. III.6 pode-se perceber que a polarização do OTA é fornecida pelo circuito de bandgap, pois VS é a tensão no nó S na Fig. II.9. Desta forma, como a corrente no transistor M3 é 1/20 vezes a corrente IR1 , então M3 pôde ser facilmente dimensionado multiplicando a razão encontrada para os espelhos de corrente por este valor. Assim, 1 W1,2 W3 = = 0, 1, L3 20 L1,2 (III.18) onde chama-se a atenção para o fato de M3 estar polarizado em inversão forte. Os transistores M6 e M7 possuem uma relação 1 : 2, de forma que o transistor M7 está polarizado com uma corrente de 400 nA e em altas temperaturas deve permanecer na região de saturação com uma tensão VDS de 100 mV , para garantir que M8 e M9 permaneçam em inversão fraca na condicão de temperatura máxima (125◦C), onde a tensão de Veb é a mínima. Desta forma, empregando o método da Seção III.3 para a temperatura de 125◦C, ID = 400 nA e vod = 100 mV , a razão W /L para M7 obtida é W7 = 1, 5 L7 (III.19) Como a relação entre M6 e M7 é de 1 : 2, então W6 1 W7 = = 0, 75 L6 2 L7 (III.20) Na condição de equilíbrio, a tensão no nó Z e VS devem ser idênticas para impedir que seja criada na entrada do amplificador uma tensão de offset sistemática. Isto pode ser feito se for estabelecida uma relação entre os transistores do espelho de corrente M1,2 e os transistores M4,5 . Assim, a razão para os transistores M4 e M5 foram obtidas por W4,5 1 W1,2 = = 0, 1, L4,5 20 L1,2 (III.21) onde nota-se que M4 e M5 não estão em inversão fraca. III.3.5.3 - PAR D IFERENCIAL Uma vez que o par diferencial operará em inversão fraca, para garantir que o amplificador tenha o funcionamento desejado para toda a faixa de temperatura, o par diferencial deve ser projetado na temperatura máxima (125◦C), quando a tensão Veb do transistor bipolar é a mínima e, portanto, representa o pior caso. Desta forma, utilizando o método descrito na Seção III.3, a razão encontrada foi C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP W8,9 = 11. L8,9 31 (III.22) As razões W /L dos transistores do OTA são apresentdas na Tabela III.2. Tabela III.2: Razões W /L dos transistores do OTA e do espelho de corrente do circuito de bandgap. Transistor W /L M1, M2 2 M3, M4, M5 0,1 M6 0,75 M7 1,5 M8, M9 11 III.3.6 - C IRCUITO DE S TART- UP O circuito de start-up foi realizado como apresentado na Seção II.3.3, onde apenas a porta lógica inversora foi implementada de uma forma pouco usual, como pode ser observado no circuito da Fig. III.7. A dificuldade de utilização do circuito inversor tradicional reside no fato de que a diferença entre a tensão de alimentação VDD e a tensão de referência Vre f é maior que o vth de um transistor PMOS, o que dificulta o desacoplamento do circuito start-up do circuito de bandgap. Para eliminar este problema, foi realizado um emplilhamento de transistores, de forma a reduzir a tensão no terminal source de M12. Para definir o número de transistores foi utilizada a expressão: ntransistores ≥ VDD −Vre f . |vth p | (III.23) Assim, para VDD = 3, 3V , Vre f ≈ 1, 2V e |vth p | ≈ 0, 7V , obtém-se ntransistores = 3. (III.24) Esta parte do circuito foi desenvolvida independentemente do restante do circuito, já que não influencia a imprecisão da tensão de referência. Assim, os transistores MOS M10, M11, M12 e M13 foram escolhidos próximos às dimensões mínimas, enquanto M14 foi dimensionado com um comprimento de canal L alto se comparado à sua largura de canal W , aumentando sua capacitância de gate, para que o dreno de corrente não seja súbito, o que provocaria elevados sobrepassos na tensão de referência. Os valores das dimensões destes transistores se encontram na Tabela III.3. C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 32 VDD M10 M11 M12 Vref S M14 M13 Figura III.7: Circuito start-up empregado. Tabela III.3: Dimensões dos Transistores do circuito start-up. Transistor W (µm) L (µm) M10, M11, M12 0,8 0,35 M13 0,4 0,35 M14 0,4 11 III.4 - C IRCUITO P RELIMINAR Com o projeto funcional (razões W /L e valores dos resistores) do circuito realizado, um primeiro teste pode ser feito. Para isto utilizou-se um circuito preliminar, cujas dimensões encontram-se na Tabela III.4. Tabela III.4: Tabelas contendo as dimensões Preliminares dos componentes para o circuito bandgap sem calibração. (a) Dimensões dos transistores MOS. (b) Dimensões dos resistores. Transistor M1, M2 M3, M4, M5 M6 M7 M8, M9 M10, M11, M12 M13 M14 W (µm) L (µm) 26 13 1,3 13 3,75 5 7,5 5 11 1 0,8 0,35 0,4 0,35 0,4 11 (a) C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP Resistor R1 R2 , R3 W (µm) L (µm) 10 166,6 10 1124,55 33 R (kΩ) 20,4 137,7 (b) III.5 - Á REA DOS D ISPOSITIVOS III.5.1 - V ISÃO G ERAL Como discutido anteriormente, este projeto visa atender à especificação de 1% para a imprecisão da tensão de referência nominal. Esta imprecisão tem origem em três fontes: variações sistemáticas, variações de processo e variações aleatórias [19]. As variações sistemáticas são inerentes ao processo de fabricação, como os chamados gradientes de processo e outros efeitos que fazem com que as dimensões dos dispositivos implementadas em silício difiram das especificadas pelas máscaras de layout, como o efeito de overetching. Não há modelo analítico para este tipo de imprecisão. Portanto, não pode ser prevista por simulação, mas pode ser minimizada durante a fase de confecção do layout do circuito, realizando-o cuidadosamente e aplicando técnicas como centróide comum, interdigitação e dispositivos dummy [17]. As variações de processo referem-se às variações dos parâmetros dos componentes devido à impossibilidade de manter as condições, como temperatura e níveis de concentração constantes durante todo o processo de produção em larga escala [19]. A imprecisão devido a esta variação é modelada estatisticamente e pode ser prevista através da análise de Monte Carlo ou ainda por uma análise de piores casos. As variações aleatórias ocorrem ainda que não existam as outras duas variações, uma vez que não é possível garantir que dois dispositivos tenham exatamente as mesmas características, tal como número e localização de dopantes, por exemplo [19]. Assim, estas variações são aleatórias, comumente referidas como descasamentos (mismatches), e modeladas por distribuições estatísticas, o que permite a utilização da análise de Monte Carlo para prever a imprecisão de determinada variável do circuito. As três fontes de imprecisão são importantes, mas as variações sistemáticas só podem ser minimizadas durante a fase de layout e as variações de processo apenas são previstas com o auxílio do simulador. No entanto, as variações aleatórias, ou seja, o descasamento entre os componentes, são as mais relevantes e existem equações que as relacionam às áreas dos dispositivos. Estas equações foram introduzidas por Pelgrom [6], e possuem a forma [19] 2 σ∆P A2P + SP2 D2 , = WL (III.25) C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 34 onde ∆P é a variação de um parâmetro P de dois dispositivos que possuem as mesmas dimensões nominais, representando seu descasamento, AP é o termo referente ao descasamento do parâmetro P, W L é a área do canal do dispositivo, D é a distância entre os dispositivos e SP é o termo correspondente à distância entre os dispositivos. Assim, pode-se observar que, quanto mais próximos estiverem os componentes e maior forem suas áreas, maior será o casamento entre eles. No entanto, para distâncias menores que 1mm, o efeito da distância é de pouca influência, de forma que o produto SP2 D2 pode ser desprezado na maioria dos casos. Ignorando o componente referente à distância, a imprecisão dos parâmetros pode ser controlada inteiramente pela área do dispositivo. Assim, o procedimento para cumprir a especificação de 1% para a imprecisão da tensão de referência do circuito de bandgap consiste em elevar a área de seus dispositivos. Porém, um aumento de área sem uma análise bem definida da influência de cada componente do circuito neste erro certamente levará ao desperdício de um recurso caro como o é a área de silício. Foi realizado, então, um dimensionamento da área dos dispositivos através de um método de otimização. 2 2 . + σdescasamento σV2re f = σ processo (III.26) Para esta finalidade, foi desenvolvida a relação que expressa a incerteza da tensão de referência, pela Eq. (III.26), considerando tanto o descasamento entre os dispositivos, quanto as variações de processo, cujo efeito é praticamente independente da área, podendo assim ser obtido por uma simulação de Monte Carlo. Diferentemente do termo referente ao processo, o termo referente ao descasamento é mensurado através das equações de Pelgrom, 2 σ∆v th 2 σ∆β β A2vth = WL = A2β WL (III.27) (III.28) 2 σ∆R A2 = R (III.29) R WL aplicadas às varias partes do circuito. Assim, o que precisa ser avaliado são os principais descasamentos do circuito da Fig. II.9, que foram identificados como: 1. Descasamento dos transistores bipolares (σBip ); 2. Descasamento do espelho de corrente composto por M1 e M2 (σEsp ); 3. Descasamento entre os resistores R1 e R2 e imprecisão de R1 (σRes ); C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 35 4. Descasamento dos transistores do OTA (σOTA ), caracterizados como um offset de entrada (σo f f set ) Desta forma, a Eq. (III.26), considerando que todos estes erros sejam descorrelacionados, assume a forma 2 2 2 2 2 σV2re f = σ processo + σBip + σEsp + σRes + σOTA (III.30) Assim, só é preciso conhecer as expressões de imprecisão da Eq. (III.30) e a equação de custo (área), dada por Áreatotal = ÁreaEsp + ÁreaRes + ÁreaOTA (III.31) onde a área dos transistores bipolares foi ignorada, pois depende somente da área definida pelo fabricante do processo, que não pode ser modificada, e do número de transistores n, que já foi definido no projeto. As Eqs. (III.30) e (III.31) constituem, então, as funções a serem utilizadas na minimização da área utilizada pelo circuito. A obtenção das equações para as imprecisões das diversas partes do circuito consiste na obtenção da relação entre o descasamento e a tensão de referência e aplicação da lei de propagação de incertezas [8, 9]. A obtenção destas relações encontram-se no Apêndice B. O método de obtenção do componente referente às variações de processo e a técnica de otimização empregada são apresentados abaixo. III.5.2 - VARIAÇÕES DE P ROCESSO O componente da Eq. (III.30) referente às variações de processo não depende da área do circuito e, portanto, pôde ser obtida através de uma simulação de Monte Carlo do circuito preliminar, considerando apenas o processo, consistindo do desvio padrão ao quadrado da tensão de referência. III.5.3 - D ESCASAMENTO DO BJT Como mencionado, a contribuição dos transistores bipolares para a área é fixa e, portanto, sua referida imprecisão também. Desta forma, um procedimento semelhante ao de obtenção das variações de processo foi realizado, mas agora realizando uma análise de Monte Carlo considerando o descasamento apenas dos transistores bipolares. C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 36 III.5.4 - D ESCASAMENTO NO E SPELHO DE CORRENTE M1 - M2 O termo correspondente ao descasamento entre os transistores M1 e M2 do espelho de corrente é dado pela equação 2 σEsp = 1 1 (2ϑ 2 − 2ϑ vt + vt2 ) A2β + 2 Área1,2 !2 gm1,2 , Av ID1,2 th (III.32) onde ϑ = vt R2 +1 . R1 (III.33) Aβ é um parâmetro do processo fornecido pelo fabricante e gm1,2 e ID1,2 são, respectivamente, a transcondutância e a corrente de dreno dos transistores M1 e M2, que são obtidas a partir da simulação do circuito preliminar para garantir maior acurácia. III.5.5 - D ESCASAMENTO ENTRE R1 E R2 A contribuição dos resistores R1 e R2 é dada pela expressão 2 σRes = vt2 A2R [1 + r ln(n)(2 + ln(n)(1 + r))] , 2 ÁreaR1 (III.34) onde AR é um parâmetro do processo fornecido pelo fabricante, r é a razão R2 /R1 e ÁreaR1 é a área do resistor R1 . Como R2 é um múltiplo de R1 , uma vez obtida a área do resistor R1 , a área de R2 também será conhecida. III.5.6 - D ESCASAMENTO NO OTA A contribuição do amplificador empregado é resultado de sua tensão de offset de entrada, que existirá devido ao descasamento das cargas ativas M4 e M5, e também do par diferencial M8, M9. Ela é dada pela expressão 2 σOTA onde 2 1 R2 + σO2 f f set , = 1+ R1 ln(n) (III.35) C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP σo2f f set ID8,9 2 1 2 A = Avth + gm8,9 β Área8,9 ID8,9 1 A2 + + β gm Área4,5 8,9 !2 gm4,5 Av ID4,5 th 37 (III.36) é a variância da tensão de offset na entrada do OTA, Área4,5 e Área8,9 são, respectivamente, a área da carga ativa e a área do par diferencial, Avth e Aβ são parâmetros do processo, ID4,5 e ID8,9 , são as correntes de dreno da carga ativa e do par diferencial, respectivamente, e gm4,5 e gm8,9 são suas respectivas transcondutâncias. III.5.7 - OTIMIZAÇÃO Com todas as equações correspondentes às imprecisões e relacionadas com as áreas apresentadas, é possível enunciar o procedimento de otimização como Min. f (Área) = ÁreaTotal W4,5 /L4,5 = 2+3 Área1,2 + (1 + r) x ÁreaR + 2 Área8,9 W1,2 /L1,2 (III.37) Sujeito a h(Área) = C B A 2 2 + + = (σV2re f − σProcesso − σBip ) Área1,2 ÁreaR Área8,9 = ((0, 01 · 1, 215)2 − (3, 06m)2 − (0, 21m)2 ) (III.38) onde Área refere-se ao conjunto de áreas domínio das funções f (·) e h(·), e A, B e C são constantes obtidas das Eqs. (III.32), (III.34) e (III.35), respectivamente. O termo Área4,5 foi incorporado à constante A, uma vez que para se obter um bom casamento entre os transistores M1, M2, M3, M4 e M5 foi determinado que seus comprimentos de canal L seriam iguais e, desta forma, foi estabelecida uma relação entre as áreas Área1,2 , Área3 e Área4,5 . Este problema de otimização com restrição pôde ser resolvido pelo método de multiplicadores de Lagrange [20] e o auxílio do software Matlab para a realização dos cálculos. O método dos multiplicadores de Lagrange consiste em fazer ∇ f (Área) = λ ∇h(Área), (III.39) onde λ é o multiplicador de Lagrange, um escalar, e ∇ é o operador gradiente formado pelo vetor das derivadas parcias da função, C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP ∂ f (x, y, z) ∇= ∂x ∂ f (x, y, z) ∂y ∂ f (x, y, z) ∂z 38 T , (III.40) onde T denota o operador de transposição. Para a função f (Área) por exemplo: " ∂ f (Área) ∇ f (Área) = ∂ Área1,2 ∂ f (Área) ∂ ÁreaR ∂ f (Área) ∂ Área8,9 #T . (III.41) Desta forma, é possível encontrar cada variável da área em função do multiplicador λ . Substituindo cada resultado na Eq. (III.37) é possível, então, encontrar o valor do multiplicador que minimiza a função ÁreaTotal e, desta forma, encontrar os valores de Área1,2 , ÁreaR e Área8,9 . Aplicando este método, encontram-se as dimensões necessárias. As dimensões para os dispositivos do circuito bandgap sem calibração estão apresentadas na Tabela III.5. Tabela III.5: Tabelas contendo as dimensões finais dos componentes para o circuito bandgap sem calibração. (a) Dimensões dos transistores MOS. (b) Dimensões dos resistores. Transistor M1, M2 M3, M4, M5 M6 M7 M8, M9 M10, M11, M12 M13 M14 W (µm) L (µm) 104 52 5,2 52 3,75 5 7,5 5 187 17 0,8 0,35 0,4 0,35 0,4 11 (a) Resistor R1 R2 , R3 W (µm) L (µm) R (kΩ) 5,4 88,4 20,4 5,4 596,7 137,7 (b) Os transistores M6 e M7 não participaram do processo de otimização, pois o descasamento entre eles não possui uma contribuição significante de imprecisão para a referência, uma vez que é alterada apenas a polarização comum dos transistores pertencentes ao par diferencial e à carga ativa. As dimensões mostradas na Tabela III.5 (a) foram determinadas de forma a minimizar o efeito de modulação de canal, obtidas através de simulações elevando o comprimento de canal L e mantendo a razão W /L constante até que a corrente copiada estivesse próxima de seu valor ideal, o que não ocorria para baixos valores de L. C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 39 III.6 - C IRCUITO PARA C ALIBRAÇÃO O circuito de calibração é na verdade constituído de um resistor variável incluido em série com o resistor R2 , como pode ser visto na Fig. III.8. VDD VDD S M1 M2 Vref RTrim R3 R2b IR1 IR1 X Y + ΔVeb R1 + Q1 Veb 1 - + Veb2 Q2 ....... Qn+1 - n Transistores Figura III.8: Circuito de bandgap com rede resistiva para calibração. III.6.1 - R EDE R ESISTIVA A rede resistiva inserida pode elevar a tensão de referência através de um aumento da sua resistência e pode reduzí-la por uma diminuição da resistência. Esta redução é realizada por um curto-circuito em uma parte do resistor R2 . Além disto, esta rede resistiva tambem influenciará na temperatura em que a derivada da tensão de referência é zero, uma vez que R2 influencia no ganho de ajuste desta temperatura. Assim, sua implementação é feita através de resistores, cujos valores são ponderados binariamente, em paralelo com chaves analógicas que permitem desconsiderá-los do circuito. O esquema desta rede resistiva pode ser visto na Fig. III.9. O número de resistores a serem empregados é dimensionado pelo número de bits necessários para reduzir uma imprecisão inicial σinicial para uma imprecisão final σ f inal . Isto pode ser feito através da equação [21, 22]: C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP Rb0 M15 Bit 0 Rb1 = 2.Rb0 M16 Bit 1 Rb2 = 4.Rb0 M17 Bit 2 Rb3 M18 Bit 3 40 RTrim Figura III.9: Rede resistiva utilizada para calibração. σinicial bits ≥ log2 ζ +1 , σ f inal (III.42) onde bits refere-se ao número mínimo de bits necessários e ζ é uma constante maior ou igual a 1, que eleva o número de bits para garantir a especificação. Para σinicial = 1%, σ f inal = 0, 25% e ζ = 2, obtém-se bits ≥ 3, 2. (III.43) bits = 4. (III.44) E o valor escolhido foi Com o número de bits definido, é possível escolher o valor do menor resistor a ser utilizado que formará os outros através de Rmin = Vre f (27◦C) σ f inal = 759, 4 Ω ≈ 750 Ω IE (III.45) Portanto, Rb0 será igual a Rmin e Rb1 e Rb2 seguirão a relação apresentada na Fig. III.9. O resistor Rb3 deve estar entre um resistor de valor máximo devido à especificação de incerteza inicial e a soma dos resistores Rb0 , Rb1 , Rb2 , ou seja, Vre f (27◦C) σinicial ≤ Rb3 ≤ Rb0 (1 + 2 + 4) IE 3 kΩ ≤ Rb3 ≤ 5, 25 kΩ. (III.46) (III.47) O valor de Rb3 foi escolhido levando em consideração o layout dos resistores R1 , R2 e R3 , o que resultou em C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP Rb3 = 5, 1 kΩ. 41 (III.48) Os valores dos resistores encontram-se na Tabela III.6. Tabela III.6: Valores dos resistores para calibração. Resistor R (kΩ) Rb0 0,75 Rb1 1,5 Rb2 3,0 Rb3 5,1 R2b 132,6 III.6.2 - C HAVES ANALÓGICAS Foram empregados transistores NMOS como chaves. Quando elas se encontram em curto-circuito suas resistências não são nulas como idealmente se gostaria, e efeitos ainda piores correspondem às suas não-linearidades e coeficientes com a temperatura, capazes de prejudicar o desempenho do circuito. Por isto, ao invés de utilizar dimensões mínimas para estas chaves, como usualmente é feito, procurou-se reduzir a resistência destes dispositivos quando cada um deles estivesse em curto-circuito, para que seu efeito no valor da tensão de referência fosse desprezível ( σ f inal ) e seu efeito no TC da mesma seja de no máximo 1ppm/◦C em relação ao que seria um curto-circuito ideal. Esta análise foi realizada com o auxílio do simulador, fixando o comprimento de canal L no valor minimo e variando a largura do canal W de forma a obter a largura ideal. Os resultados de W obtidos para as diferentes chaves foram muito próximos e por isto se optou por utilizar o mesmo valor para todas. Tabela III.7: Dimensões das chaves NMOS. Transistor W (µm) L (µm) M15, M16, M17, M18 60,9 0,35 As dimensões finais para os dispositivos do circuito de bandgap com calibração encontramse na Tabela III.8. C APÍTULO III P ROJETO DO C IRCUITO DE R EFERÊNCIA DE BANDGAP 42 Tabela III.8: Tabelas contendo as dimensões finais dos componentes para o circuito bandgap com calibração. (a) Dimensões dos transistores MOS. (b) Dimensões dos resistores. Transistor M1, M2 M3, M4, M5 M6 M7 M8, M9 M10, M11, M12 M13 M14 M15, M16, M17, M18 W (µm) 104 5,2 3,75 7,5 187 0,8 0,4 0,4 60,9 L (µm) 52 52 5 5 17 0,35 0,35 11 0,35 (a) Resistor R1 R2b R3 Rb0 Rb1 Rb2 Rb3 W (µm) L (µm) 5,4 88,4 5,4 574,6 5,4 596,7 5,4 5,4 5,4 13 5,4 22,1 R (kΩ) 20,4 132,6 137,7 0,75 1,5 3,0 5,1 (b) Na Tabela III.8 as larguras L dos resistores Rb0 e Rb1 não são informadas, pois eles são formados a partir de resistores Rb2 em paralelo. C APÍTULO IV L AYOUT IV.1 - I NTRODUÇÃO Na fase de layout é realizado o desenho das máscaras do circuito que serão utilizadas durante o processo de fabricação. Esta fase é importante, pois nela pode-se reduzir os efeitos dos erros sistemáticos, discutidos no Capítulo III, através da utilização de técnicas como centroide comum, cross-quad e uso de elementos dummy [17]. Nas seções seguintes são apresentadas a realização dos circuitos com e sem calibração e a confecção de cada parte do circuito, aplicando as técnicas mencionadas anteriormente. IV.2 - L AYOUT DO C IRCUITO SEM C ALIBRAÇÃO O layout completo do circuito sem calibração pode ser visto na Fig. IV.1, onde é especificado o que cada parte representa. Os blocos S T e N apresentados são, respectivamente, o circuito start-up e os transistores NMOS M6 e M7, constituintes do espelho de corrente de polarização do OTA. Devido à necessidade dos espelhos de corrente PMOS estarem casados, inclusive as cargas ativas M4 e M5 pertencentes ao OTA, todos eles foram organizados em um único bloco. Desta forma, o OTA não encontra-se todo em uma área específica, mas dividido pelo CI (Circuito Integrado), como se pode notar na Fig. IV.1. Nas próximas seções encontram-se mais detalhes a respeito da realização de cada bloco. A área final para este circuito sem calibração foi de aproximadamente 0, 0953 mm2 , C APÍTULO IV L AYOUT 44 tendo 330, 65 µm de comprimento e 288, 30 µm de largura. ST N TRANSISTORES BIPOLARES ESPELHOS DE CORRENTE PMOS RESISTORES PAR DIFERENCIAL Figura IV.1: Layout do circuito sem calibração. IV.2.1 - T RANSITORES B IPOLARES Para reduzir os efeitos de gradiente de processo, os transistores bipolares foram organizados em centroide comum, onde o transistor Q1 está localizado no centro e os outros n transistores encontram-se ao seu redor. O esquema empregado pode ser visto na Fig. IV.2 (a), enquanto sua implementação pode ser vista na Fig. IV.2 (b). Q2 Q3 Q4 Q5 Q6 Q7 Q8 Q9 Q10 Q11 Q12 Q13 Q1 Q14 Q15 Q16 Q17 Q18 Q19 Q20 Q21 Q22 Q23 Q24 Q25 (a) (b) Figura IV.2: Layout dos transistores bipolares Q1 e Q2 · · · Qn+1 . (a) Esquema. (b) Implementação. C APÍTULO IV L AYOUT 45 IV.2.2 - R ESISTORES Os resistores R1 , R2 e R3 devem estar bem casados, para isto, os três foram divididos em função de um resistor unitário R = 5, 1 kΩ, onde R2 = R3 = 27R e R1 = 4R. Desta forma, as técnicas de interdigitação e centróide comum puderam ser utilizadas para reduzir os efeitos negativos dos gradientes de processo. Infelizmente, devido ao número ímpar de resistores unitários de R2 e R3 , o layout não obteve a simetria perfeita. O resultado é apresentado na Fig. IV.3 (a). Outro ponto chave refere-se às bordas de cada resistor. Para que dois dispositivos estejam bem casados, eles devem enxergar as mesmas fronteiras de forma a uniformizar o etching de suas bordas durante a fabricação, assim, aos resistores das extremidades superior, inferior e das laterais devem ser anexados resistores dummies, que possuem a finalidade de proporcionar que os resistores mais externos enxerguem as mesmas bordas que os mais internos. Desta forma, anexou-se ao redor dos resistores R1 , R2 e R3 dispositivos dummies, como se pode observar na Fig. IV.3 (a), onde estes são referenciados como D. D D D D D D D D D D D D R3 R2 R3 R3 R2 R3 D D D R2 R2 R3 R2 R20 R3 R2 R2 D D R3 R2 R1 R3 R3 R1 R2 R3 D D R2 R3 R3 R2 R2 R3 R3 R2 D D R2 R3 R3 R2 R2 R3 R3 R2 D D D R2 R1 R3 R3 R1 R2 R3 D D R2 R2 R3 R2 R2 R3 R2 D D D D R3 R2 R3 R3 R2 R3 D D D D D D D D D D D D (a) (b) Figura IV.3: Layout dos Resistores R1 , R2 e R3 . (a) Esquema. (b) Implementação. C APÍTULO IV L AYOUT 46 IV.2.3 - PAR D IFERENCIAL Assim como para os resistores, no layout do par diferencial do OTA foram empregadas as técnicas de interdigitação e centróide comum para minimizar os efeitos dos gradientes de processo. Para isto, cada transistor do par foi dividido em 10 transistores de largura de canal 18, 7 µm, implementados por 5 transistores divididos em 4 gates, como se pode ver na Fig. IV.4 (a). Não foram empregados dispositivos dummies, devido à grande área ocupada por cada transistor do par. O esquema utilizado para o layout e sua implementação encontram-se, respectivamente, nas Figs. IV.4 (a) e IV.4 (b). M8 M9 M9 M8 M9 M8 M8 M9 M8 M9 M9 M8 M9 M8 M8 M9 M8 M9 M9 M8 (a) (b) Figura IV.4: Layout do par diferencial composto pelos transistores M8 e M9. (a) Esquema. (b) Implementação. IV.2.4 - E SPELHOS DE C ORRENTE PMOS Como mencionado anteriormente, os transistores M1 e M2, pertencentes ao espelho de corrente principal do circuito de bandgap, o transistor M3 da polarização do OTA e os transistores M4 e M5 pertencentes à carga ativa do OTA devem estar bem casados. Desta forma, eles foram divididos em transistores unitários com 2, 6 µm de largura de canal e 52 µm de comprimento de canal, o que possibilitou aplicar as técnicas de interdigitação e centroide comum, como se pode observar no esquema da Fig. IV.5 (a). Os transistores M3, M4 e M5, por terem um menor número de transistores unitários e pela necessidade de estarem bem casados entre si, foram posicionados no centro do esquema, onde para os transistores M4 e M5 foi empregada a técnica de cross-quad. C APÍTULO IV L AYOUT 47 Para que todos os transistores enxergassem as mesmas fronteiras foram empregados transistores dummies na parte superior e inferior do esquema, indicados por D na Fig. IV.5 (a). Além disto, entre todos os transistores foram desenhadas linhas de VDD para polarização do substrato, pois a distância entre o primeiro e último transistor supera a distância máxima recomendada para evitar o latch-up [17]. D D M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M4 M5 M3 M3 M5 M4 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 M2 M2 M1 M1 D D (a) (b) Figura IV.5: Layout dos transistores dos espelhos de corrente PMOS M1, M2, M3, M4 e M5. (a) Esquema. (b) Implementação. C APÍTULO IV L AYOUT 48 IV.2.5 - E SPELHO DE C ORRENTE NMOS Ao espelho de corrente NMOS, constituído pelos transistores M6 e M7 que polarizam o OTA, foi empregada a técnica de interdigitação. Para que isto fosse possível, o transistor M7 foi dividido em dois transistores contendo a mesma largura de canal do transistor M6. O esquema de como o layout foi realizado pode ser observado na Fig. IV.6 (a), enquanto sua implementação pode ser vista na Fig. IV.6 (b). M7 M6 M7 (a) (b) Figura IV.6: Layout dos transistores M6 e M7, responsáveis pela polarização do OTA. (a) Esquema. (b) Implementação. IV.2.6 - S TART- UP Para os transistores M10, M11, M12, M13 e M14, pertencentes ao circuito de start-up, não houve nenhum cuidado específico, uma vez que não é um circuito que exige que seus componentes estejam casados. A única observação a ser feita é que os transistores M10, M11 e M12 foram implementados como três transistores em série. O esquema do layout deste circuito, juntamente com sua implementação, pode ser visto na Fig. IV.7. M14 M10 M11 M12 (a) M13 (b) Figura IV.7: Layout dos transistores M10, M11, M12, M13 e M14, pertencentes ao circuito de start-up. (a) Esquema. (b) Implementação. C APÍTULO IV L AYOUT 49 IV.3 - L AYOUT DO C IRCUITO COM C ALIBRAÇÃO O layout do circuito com calibração completo pode ser visto na Fig. IV.8, onde a única diferença em relação ao layout do circuito sem calibração está no emprego das chaves analógicas e dos resistores referentes à calibração. Outro ponto a ser mencionado é que um dos resistores do bloco de resistores, referenciado como C na figura, passa a fazer parte do circuito de calibração, tendo uma das chaves ligada a ele. O layout dos resistores de calibração e as chaves empregadas encontram-se nas seções a seguir. O circuito final com calibração ocupa uma área em silício de aproximadamente 0, 097 mm2 , tendo 330, 65 µm de comprimento e 293, 3 µm de largura. CHAVES ST N CALIBRAÇÃO ESPELHOS DE CORRENTE PMOS C TRANSISTORES BIPOLARES RESISTORES PAR DIFERENCIAL Figura IV.8: Layout do circuito com calibração IV.3.1 - R ESISTORES DE C ALIBRAÇÃO Os resistores de calibração foram divididos em resistores unitários de mesmo valor que Rb2 . Assim, Rb1 é composto por dois resistores unitários em paralelo, enquanto Rb0 é composto por quatro. Foi utilizada a técnica de interdigitação e centroide comum, como se pode observar na Fig. IV.9 (a), assim como empregaram-se também resistores dummies ao redor da rede resistiva. A implementação do esquema do layout pode ser vista na Fig. IV.9 (b). C APÍTULO IV D D D Rb0 D D D L AYOUT D D Rb1 Rb0 Rb2 D D D D D Rb0 Rb1 D D D 50 D Rb0 D D D (a) (b) Figura IV.9: Layout dos resistores Rb0 , Rb1 e Rb2 , pertencentes ao esquema de calibração. (a) Esquema. (b) Implementação. IV.3.2 - C HAVES Cada chave analógica empregada, M15, M16, M17 e M18, foi implementada por 21 transistores empilhados. O esquema de layout e sua implementação encontram-se, respectivamente, nas Figs. IV.10 (a) e IV.10 (b). M15 M18 M16 M17 (a) (b) Figura IV.10: Layout das chaves analógicas M15, M16, M17 e M18. (a) Esquema. (b) Implementação. C APÍTULO V S IMULAÇÕES V.1 - R ESULTADOS A S EREM A PRESENTADOS Os resultados apresentados neste capítulo foram divididos em quatro partes: 1. Características do OTA empregado; 2. Circuito preliminar; 3. Circuito sem calibração; 4. Circuito com calibração. A Seção V.2 mostra os resultados para o OTA empregado nos circuitos sem calibração e com calibração e para o OTA preliminar, obtido antes da etapa de otimização da área utilizada pelo circuito. Devido ao fato deste bloco não possuir um layout isolado no circuito de bandgap, não foram realizadas simulações de circuito extraído do layout. Foram apenas feitas simulações através do circuito esquemático. A Seção V.3 expõe os resultados do circuito preliminar sem calibração, obtido antes de definir a área efetiva dos dispositivos para garantir a precisão especificada, de forma a verificar a real necessidade do emprego de um procedimento de otimização. São apresentados os resultados das simulações do circuito esquemático preliminar, empregando as dimensões dos dispositivos encontradas na Tabela III.4. Na Seção V.4 são apresentados os resultados do cicuito final sem calibração. Assim, são comparados os resultados dos circuitos esquemático e extraído, podendo-se observar o efeito dos componentes parasitas oriundos da etapa de layout. Na Seção V.5 encontram-se os resultados obtidos com o circuito com calibração, onde também são comparados resultados do esquemático e do circuito extraído, verificando seu funcionamento. C APÍTULO V S IMULAÇÕES 52 V.2 - A MPLIFICADOR O PERACIONAL DE T RANSCONDUTÂNCIA (OTA) Esta seção apresenta a resposta em frequência e principais características obtidas para os OTAs do circuito preliminar e dos circuitos sem e com calibração, nas condições sem carga na saída e com carga efetiva, que é aquela inserida pelo circuito de bandgap. Para acessar a resposta em frequência, o ganho, a margem de fase e o produto ganhobanda, foram empregados os circuitos da Fig. V.1, onde VMC é a tensão de modo comum, fixada em 650 mV , ou seja, em torno da tensão sobre o transistor bipolar Q1 . VDD M1 VDD VDD M1 M2 IE IE VDD M2 IE Balun IE Balun VDD VDD Vd Vd MP VMC MP VMC IE (a) IE (b) Figura V.1: Circuitos empregados para obtenção da resposta em frequência e outras características. (a) Caso sem carga. (b) Caso com carga. Na Fig. V.1 o pino extra corresponde à polarização do circuito e o bloco conectado à saída do amplificador na Fig. V.1 (b) é equivalente à carga inserida pelo circuito de bandgap. Também foi obtida a tensão de offset de entrada e seu desvio padrão. O esquema utilizado para encontrá-los nas condições sem carga e com carga encontram-se na Fig. V.2, onde a polarização foi omitida do desenho. Empregando estes dois circuitos, foram obtidos os resultados apresentados nas Seções V.2.1 e V.2.2. V.2.1 - C IRCUITO P RELIMINAR O OTA empregado no circuito preliminar, sua polarização e sua carga possuem as dimensões de transistores encontradas na Tabela III.4. Sua resposta em frequência pode ser vista na Fig. V.3, onde a linha contínua refere-se ao caso sem carga e a linha tracejada ao caso do circuito com carga na saída. É possível notar pelo diagrama de ganho, que o polo dominante do circuito sofre um C APÍTULO V S IMULAÇÕES 53 VDD VDD M1 M2 IE VMC IE VMC (a) (b) Figura V.2: Circuitos empregados para obtenção da tensão de offset de entrada. (a) Caso sem carga. (b) Caso com carga. Ganho (dB) 100 Sem Carga Com Carga 50 0 −50 −100 1 10 2 10 3 10 4 10 5 10 6 10 7 10 8 10 0 Sem Carga Com Carga Fase (graus) −20 −40 −60 −80 −100 −120 1 10 2 10 3 10 4 10 5 10 6 10 7 10 8 10 Frequência (Hz) Figura V.3: Resposta em frequência do OTA do circuito preliminar. deslocamento para baixas frequências, modificando também o diagrama de fase. Esta modificação se deve ao fato da carga capacitiva dos transistores M1 e M2 somarem-se à impedância capacitiva de saída do amplificador, responsável pelo polo dominante do sistema. Na Tabela V.1 encontram-se as demais características do circuito, onde apenas o produto ganho-banda sofre grandes modificações devido ao deslocamento do polo. Os parâmetros ganho DC, vo f f set e 3σ (vo f f set ) por serem características DC não são afetados por cargas capacitivas, desta forma, permanecem inalterados. É importante notar que o offset de entrada e o valor de 3σvo f f set são muito elevados. No entanto, apenas o efeito de seu desvio padrão será de grande prejuízo para o circuito de bandgap, uma vez que este é proveniente dos descasamentos ocorridos no amplificador e o offset sistemático será bastante reduzido pela realimentação. Isso ocorre devido à polarização e ao ganho DC do C APÍTULO V S IMULAÇÕES 54 OTA, cuja polarização foi otimizada para o emprego no circuito de bandgap através da relação imposta entre os transistores do espelho de corrente formado por M1 e M2 e, os transistores da carga ativa M3 e M4. Tabela V.1: Tabela contendo as principais características do OTA empregado no circuito preliminar. Parâmetros Sem Carga Com Carga Ganho DC 53, 18 dB 53, 18 dB Ganho-Banda 45, 48 MHz 149 kHz ◦ Margem de Fase 81, 83 86, 46◦ vo f f set 3, 65 mV 3, 65 mV 3σ (vo f f set ) 9, 42 mV 9, 42 mV V.2.2 - C IRCUITO O BTIDO A PÓS O D IMENSIONAMENTO DAS Á REAS DOS D ISPOSITIVOS Nesta seção são apresentados os resultados para o OTA utilizado nos circuitos sem e com calibração, cujas dimensões foram obtidas após a otimização da área a ser empregada no circuito de bandgap. As dimensões empregadas podem ser consultadas na Tabela III.5. A resposta em frequência deste OTA encontra-se na Fig. V.4, onde as curvas tracejadas referem-se à condição com carga na saída e as de linha contínua à condição sem carga na saída do OTA. Assim como para o OTA do circuito preliminar, o polo dominante na condição sem carga sofre um deslocamento para baixas frequências na condição com carga, pelos mesmos motivos já apresentados. A diferença reside nas frequências destes polos, que são mais baixas devido às maiores dimensões dos transistores e, consequentemente, maiores capacitâncias. As demais características do OTA encontram-se na Tabela V.2, onde é possível observar que a maior diferença entre o OTA com carga e sem carga ocorre no valor do produto ganho-banda, de forma semelhante ao ocorrido para o OTA do circuito preliminar. Em comparação ao OTA do circuito preliminar, o ganho deste mostrou-se mais elevado, devido ao maior comprimento de canal dos transistores da carga ativa. A tensão de offset de entrada foi reduzida devido tanto ao aumento de ganho, quanto à elevação do comprimento de canal dos transistores, que reduz o efeito de modulação do canal. O desvio padrão do offset também foi drasticamente reduzido, como já esperado, devido ao aumento da área de seus dispositivos, e consequêntemente à redução do descasamento. C APÍTULO V S IMULAÇÕES 55 Ganho (dB) 100 Sem Carga Com Carga 50 0 −50 −100 1 10 2 10 3 10 4 10 5 10 6 10 7 10 8 10 Fase (graus) 0 Sem Carga Com Carga −50 −100 −150 −200 1 10 2 10 3 10 4 10 5 10 6 10 7 10 8 10 Frequência (Hz) Figura V.4: Resposta em frequência do OTA obtido após otimização das áreas dos componentes. Por último, o produto ganho-banda é bem menor, o que pode ser explicado pela maior carga capacitiva e efeito capacitivo dos transistores do OTA, se comparado ao OTA do circuito preliminar. Tabela V.2: Tabela contendo as principais características do OTA empregado nos circuitos sem e com calibração. Parâmetros Sem Carga Com Carga Ganho DC 64, 9 dB 64, 9 dB Ganho-Banda 9, 324MHz 23, 45 kHz Margem de Fase 79, 1◦ 86, 15◦ vo f f set 0, 808mV 0, 807 mV 3σ (vo f f set ) 0, 843 mV 0, 843 mV V.3 - C IRCUITO P RELIMINAR Esta seção apresenta os resultados referentes ao circuito preliminar, cujas dimensões dos dispositivos encontram-se na Tabela III.4. Estes resultados mostram o funcionamento efetivo do circuito e sua grande imprecisão intrínseca. C APÍTULO V S IMULAÇÕES 56 V.3.1 - C OMPORTAMENTO EM RELAÇÃO À T EMPERATURA A primeira simulação realizada foi para obter o comportamento da tensão de referência em função da temperatura. Isto é facilmente realizado através de uma varredura DC da temperatura. O resultado pode ser visto na Fig. V.5 (a), onde a curva contínua referese à simulação e a tracejada ao cálculo teórico, utilizando as expressões apresentadas no Capítulo III. A Fig. V.5 (b) apresenta o erro entre a curva do circuito preliminar e a calculada, e revela o bom modelamento realizado pelas equações dos transistores bipolares mostradas no Capítulo III quando comparadas aos resultados do simulador. A maior diferença ocorre em altas temperaturas com um erro máximo de 0, 19 mV . Da Fig. V.5 (a) é possível extrair o valor da tensão de referência na temperatura de 27◦C, a temperatura em que a derivada da referência em relação à temperatura é zero (T0 ) e o coeficiente de temperatura (TC), dado pela Eq. (II.24). Os resultados são apresentados na Tabela V.3. 1,2160 0,20 Vpreliminar− VCalculado (mV) Tensão de Referência (V) 1,2150 1,2140 1,2130 1,2120 0,15 0,10 0,05 1,2110 Calculado Simulado 1,2100 −40 −25 −10 5 20 35 50 65 Temperatura (ºC) (a) 80 95 110 125 0 −40 −25 −10 5 20 35 50 65 80 95 110 125 Temperatura (ºC) (b) Figura V.5: Comportamento do circuito preliminar em função da temperatura. (a) Tensão de referência em função da temperatura. (b) Erro entre o valor da tensão de referência do circuito esquemático e a tensão calculada. Tabela V.3: Tabela com algumas características do circuito de tensão de referência preliminar. Parâmetros Calculado Simulado ◦ Vre f @27 C (V ) 1, 215041 1, 215060 T0 (◦C) 40, 70 41, 76 TC (ppm/◦C) 24, 67 24, 46 C APÍTULO V S IMULAÇÕES 57 V.3.2 - R EGIME T RANSITÓRIO Foram realizadas simulações em regime transitório, visando verificar o comportamento da referência de tensão ao iniciar-se o circuito. O método de teste consistiu em utilizar a tensão de alimentação como um degrau de tensão com a opção do simulador que suaviza a curva. A simulação foi realizada sem utilizar o circuito de start-up, cujo resultado encontra-se na Fig. V.6 (a), verificando que o circuito permanece no estado inicial, como discutido no Capítulo II. Posteriormente, realizou-se o teste com o circuito de start-up, cujo resultado foi o esperado, ou seja, o circuito vai para o estado ligado sem apresentar um grande overshoot, como pode ser visto na Fig. V.6 (b). 1,25 1,00 Tensão de Referência (V) Tensão de Referência (mV) 40 30 20 10 0,75 0,50 0,25 0 0 30 60 90 120 150 180 210 240 Tempo (µs) (a) 270 300 0 0 25 50 75 100 125 150 175 200 225 250 275 300 Tempo (µs) (b) Figura V.6: Análise da tensão de referência no circuito preliminar em função do tempo. (a) Circuito de start-up não empregado. (b) Circuito de start-up empregado. V.3.3 - C OMPORTAMENTO EM FUNÇÃO DA T ENSÃO DE A LIMENTAÇÃO A simulação seguinte visa verificar a sensibilidade da referência de tensão em relação à sua tensão de alimentação, como indicado na Fig. V.7. Foi realizada uma simulação em regime transitório paramétrica, variando a tensão de alimentação do circuito. A tensão de referência foi avaliada em t = 1, 5 ms, onde o circuito já estaria ligado, e o resultado é apresentado na Fig. V.7. Na Fig. V.7 é possível notar a grande rejeição em relação à tensão de alimentação alcançada pelo circuito. É interessante observar também que a alimentação nominal do circuito é de 3, 3 V . No entanto, para uma tensão em torno de 1, 4V o circuito já é capaz de fornecer uma tensão de referência próxima ao valor nominal. C APÍTULO V S IMULAÇÕES 58 1,25 Tensão de Referência (V) 1,00 0,75 0,50 0,25 0 1.2 1.5 1.8 2.1 2.4 V DD 2.7 3 3.3 3.6 (V) Figura V.7: Tensão de referência produzida pelo circuito preliminar em função da tensão de alimentação. V.3.4 - TAXA DE R EJEIÇÃO DA F ONTE DE A LIMENTAÇÃO (PSRR) Para avaliar o PSRR, foi empregada uma varredura AC da fonte de tensão de alimentação e plotada a curva dada pela Eq. (II.27), cujo resultado pode ser visto na Fig. V.8. Deste gráfico também pode ser estimado o PSRR DC, apresentado na Tabela V.4 juntamente com os resultados obtidos por simulações de Monte Carlo com 500 iterações. Adicionalmente, foi avaliado o PSRR em 60 Hz e 120 Hz, pois ao utilizar-se uma fonte de alimentação ligada à rede elétrica brasileira uma destas frequências será a que mais contaminará o circuito de bandgap, dependendo da retificação empregada na fonte de alimentação. 120 100 PSRR (dB) 80 60 40 20 0 0 10 1 10 2 10 3 10 4 10 5 10 6 10 7 10 8 10 9 10 Frequência (Hz) Figura V.8: Taxa de rejeição da fonte de alimentação (PSRR) para o circuito preliminar. C APÍTULO V S IMULAÇÕES 59 Tabela V.4: PSRR do circuito preliminar. Monte Carlo Parâmetro Nominal Média 3σ PSRR DC (dB) 100, 2 98, 32 28, 56 PSRR@60 Hz (dB) 99, 35 96, 32 18, 62 PSRR@120 Hz (dB) 97, 52 94, 56 13, 86 V.3.5 - S IMULAÇÃO DE M ONTE C ARLO Para verificar a robustez do valor da tensão de referência fornecida pelo circuito, através da medida de sua imprecisão, foram realizadas 500 iterações da simulação de Monte Carlo, que resultaram nas distribuições estatísticas da tensão de referência e de seu coeficiente de temperatura, como se pode observar nos histogramas da Fig. V.9. Os resultados para a média e o valor de 3σ destes parâmetros podem ser visualizados na Tabela V.5. Histograma 120 50 45 100 Número de Ocorrências Número de Ocorrências 40 35 30 25 20 15 10 80 60 40 20 5 0 1.14 1.16 1.18 1.2 1.22 1.24 Tensão de Referência (V) (a) 1.26 1.28 1.3 0 20 25 30 35 40 45 Coeficiente de Temperatura (ppm/ ° C) (b) Figura V.9: Análise de Monte Carlo para o circuito preliminar. (a) Histograma do valor da tensão de referência na temperatura de 27◦C. (b) Histograma do coeficiente de temperatura. Tabela V.5: Resultados da simulação de Monte Carlo para o circuito preliminar. Parâmetros Média 3σ Porcentagem ◦ Vre f @27 C 1, 21519V 72, 52 mV 5, 97% ◦ TC (ppm/ C) 29 12, 71 43, 82% Observando a Tabela V.5, pode-se notar que o circuito preliminar possui uma imprecisão em torno de 6%, aproximadamente seis vezes maior que a requerida pelo projeto. Comparando as Tabelas III.4 notamos que os resistores empregados no circuito preliminar possuem cerca de quatro vezes a área daqueles empregados no circuito do projeto final. Isto mostra que os resistores não são os elementos que mais contribuem para o erro, e que se as dimensões forem escolhidas aleatoriamente, como no caso destas escolhidas para os C APÍTULO V S IMULAÇÕES 60 resistores, será grande a probabilidade de desperdício de área em silício, o que indica a necessidade de uma forma de otimização para escolha das áreas dos dispositivos. V.4 - C IRCUITO SEM CALIBRAÇÃO Serão apresentados nesta seção os resultados obtidos através de simulações do circuito esquemático e extraído do circuito projetado sem calibração (bandgap 1), cujas dimensões dos componentes encontram-se na Tabela III.5. V.4.1 - C OMPORTAMENTO EM RELAÇÃO À T EMPERATURA As curvas de tensão de referência em função da temperatura para o circuito esquemático e o circuito extraído do layout são mostradas na Fig. V.10 (a), juntamente com a curva fornecida pelos cálculos realizados a partir das expressões desenvolvidas no Capítulo III para os transistores bipolares. A Fig. V.10 (b) indica que a diferença entre o resultado da simulação do circuito esquemático e o do modelo utilizado para os cálculos, aumenta com a temperatura, com um valor máximo de aproximadamente 0, 35 mV . Na Fig. V.10 (c) é mostrada a diferença entre a tensão de referência obtida do circuito extraído e a fornecida pela simulação do circuito esquemático. A diferença, da ordem de µV , bem pequena é atribuída a componentes parasitas modelados no circuito extraído. 1,2160 Tensão de Referência (V) 1,2150 1,2140 1,2130 1,2120 1,2110 1,2100 −40 Calculado Esquemático Extraído −25 −10 5 20 35 50 65 Temperatura (ºC) (a) 80 95 110 125 C APÍTULO V S IMULAÇÕES 50 VExtraído − VEsquemático ( µV) VEsquemático − VCalculado (mV) 0,4 0,3 0,2 0,1 0 −40 61 −25 −10 5 20 35 50 65 80 95 110 125 Temperatura (ºC) (b) 30 10 −10 −40 −25 −10 5 20 35 50 65 80 95 110 125 Temperatura (ºC) (c) Figura V.10: Comportamento do circuito sem calibração em função da temperatura. (a) Tensão de referência em função da temperatura. (b) Diferença entre o valor da tensão de referência do circuito esquemático e a tensão calculada. (c) Diferença entre o valor da tensão de referência do circuito esquemático e a tensão de referência do circuito extraído. Das curvas apresentadas na Fig. V.10 (a) podem ser obtidas as informações de valor nominal da tensão de referência (Vre f ), temperatura central (T0 ) e coeficiente de temperatura (TC). Os valores desses parâmetros encontram-se na Tabela V.6. Tabela V.6: Tabela com algumas características do circuito sem calibração. Parâmetros Calculado Esquemático Extraído ◦ Vre f @27 C (V ) 1, 215041 1, 215082 1, 215085 ◦ T0 ( C) 40, 70 42, 05 42, 13 ◦ TC (ppm/ C) 24, 67 24, 52 24, 61 Comparando as Tabelas V.3 e V.6 nota-se que a tensão de referência no circuito sem calibração afasta-se mais do valor calculado do que a tensão de referência no circuito preliminar, que não possui otimização de área. Isto se deve ao fato do offset sistemático ser negativo, assim, com a redução de seu módulo há um aumento na tensão de referência. Também é importante lembrar que os valores calculados foram obtidos de modelos aproximados com base em simulações, que não são tão acurados quanto as mesmas, o que faz aparentar que o efeito do offset é maior no circuito sem calibração do que no circuito preliminar. V.4.2 - R EGIME T RANSITÓRIO O comportamento da tensão de referência em função do tempo, quando a fonte de alimentação é ligada, foi examinado utilizando o método empregado para o circuito preliminar na Seção V.3.2. C APÍTULO V S IMULAÇÕES 62 Primeiro foi avaliado o circuito sem a utilização do módulo de start-up. O resultado obtido para o circuito esquemático é apresentado na Fig. V.11 (a). Pode-se observar que o circuito permanece em um estado desligado, comprovando a necessidade de um circuito de start-up. O resultado para o circuito extraído não é mostrado, devido à dificuldade de retirar o circuito de start-up do layout. Na Fig. V.11 (b) é apresentado o comportamento da tensão de referência em função do tempo, para os circuitos esquemático e extraído, quando utilizado o circuito de start-up. É possível observar que ambas convergem para o valor desejado. As diferenças entre as duas curvas são causadas pelos componentes parasitas do circuito extraído. 1,25 1,00 Tensão de Referência (V) Tensão de Referência (mV) 80 60 40 20 0,75 0,50 0,25 Esquemático Extraído 0 0 30 60 90 120 150 180 Tempo ( µs) 210 240 270 (a) 300 0 0 30 60 90 120 150 180 210 240 270 300 Tempo (µs) (b) Figura V.11: Análise da tensão de referência em função do tempo no circuito sem calibração. (a) Sem circuito de start-up. (b) Com circuito de start-up. V.4.3 - C OMPORTAMENTO EM FUNÇÃO DA T ENSÃO DE A LIMENTAÇÃO Empregando o método descrito na Seção V.3.3, a curva da tensão de referência em função da tensão de alimentação utilizada no circuito pode ser avaliada. O resultado é mostrado na Fig. V.12 para os circuitos esquemático e extraído, onde é possível observar para ambos a elevada rejeição às variações da tensão de alimentação empregada, assim como a capacidade do circuito fornecer a tensão de referência nominal para uma alimentação tão baixa quanto VDD = 1, 5 V . C APÍTULO V S IMULAÇÕES 63 Tensão de Referência (V) 1,25 1,20 1,15 1,10 Esquemático Extraído 1,05 1.2 1.5 1.8 2.1 2.4 2.7 3 3.3 3.6 VDD (V) Figura V.12: Tensão de referência em função da tensão de alimentação no cicuito sem calibração. V.4.4 - TAXA DE R EJEIÇÃO DA F ONTE DE A LIMENTAÇÃO (PSRR) O gráfico da taxa de rejeição da fonte de alimentação em função da frequência é obtido realizando uma varredura AC da fonte de alimentação e avaliando a Eq. (II.27). Os resultados encontrados para os circuitos esquemático e extraído encontram-se na Fig. V.13, onde as diferenças nas curvas são atribuídas à presença de dispositivos parasitas presentes no circuito extraído. 120 Esquemático Extraído 100 PSRR (dB) 80 60 40 20 0 0 10 1 10 2 10 3 10 4 10 5 10 6 10 7 10 8 10 9 10 Frequência (Hz) Figura V.13: Taxa de rejeição da fonte de alimentação (PSRR) para o circuito sem calibração. Da Fig. V.13 também podem ser avaliados os valores de PSRR em DC, 60 Hz e 120 Hz para os circuitos esquemático e extraído sem calibração, apresentados na Tabela V.7 juntamente com resultados obtidos por simulação de Monte Carlo com 500 iterações. C APÍTULO V S IMULAÇÕES 64 Tabela V.7: PSRR do circuito sem calibracão. Monte Carlo Circuito Parâmetro Nominal Média 3σ Esquemático 111 100, 01 29, 43 PSRR DC (dB) Extraído 111, 1 100, 57 29, 46 Esquemático 95, 24 92, 58 9, 12 PSRR@60Hz (dB) Extraído 106 98, 22 18, 62 Esquemático 89, 3 88, 26 5, 08 PSRR@120Hz (dB) Extraído 101, 1 96, 26 14, 27 V.4.5 - S IMULAÇÃO DE M ONTE C ARLO 60 60 50 50 Número de Ocorrências Número de Ocorrências Assim como para o circuito preliminar, foram realizadas 500 iterações da simulação de Monte Carlo com o objetivo de medir a distribuição estatística da tensão de referência fornecida pelo circuito e do seu coeficiente de temperatura. Seus histogramas podem ser vistos nas Figs. V.14 e V.15 para os circuitos esquemático e extraído, respectivamente. Os valores médios e de 3σ avaliados são apresentados na Tabela V.8, onde observa-se que os resultados para os circuitos esquemático e extraído são basicamente os mesmos. Estes valores também permitem notar a melhoria significativa da precisão da tensão de referência em relação ao valor obtido para o circuito preliminar, apresentado na Tabela V.5. Além disto, o resultado obtido é bem próximo do erro de 1% especificado, o que comprova a eficácia do método de projeto proposto, que utiliza as equações de Pelgrom e o procedimento de otimização da área total do circuito. 40 30 20 10 0 1.2 40 30 20 10 1.205 1.21 1.215 1.22 Tensão de Referência (V) (a) 1.225 1.23 0 1.2 1.205 1.21 1.215 1.22 1.225 1.23 Tensão de Referência (V) (b) Figura V.14: Histogramas da tensão de referência a 27◦C obtidos por simulação de Monte Carlo com 500 iterações para o circuito sem calibração. (a) Circuito esquemático. (b) Circuito extraído. C APÍTULO V S IMULAÇÕES 140 120 120 100 Número de Ocorrências Número de Ocorrências 65 100 80 60 40 80 60 40 20 20 0 20 25 30 35 40 20 25 30 Coeficiente de Temperatura [ppm/ ° C] (a) 35 0 20 25 30 35 40 45 Coeficiente de Temperatura [ppm/ ° C] (b) Figura V.15: Histogramas do coeficiente de temperatura obtidos por simulação de Monte Carlo com 500 iterações para o circuito sem calibração. (a) Circuito esquemático. (b) Circuito extraído. Tabela V.8: Simulações de Monte Carlo para o circuito sem calibração. Circuito Parâmetros Média 3σ Porcentagem ◦ Vre f @27 C 1, 21515 V 12, 49 mV 1, 03% Esquemático ◦ TC (ppm/ C) 28, 02 9, 44 33, 67% ◦ Vre f @27 C 1, 21520 V 12, 50 mV 1, 03% Extraído TC (ppm/◦C) 28, 06 9, 76 34, 80% V.5 - C IRCUITO COM CALIBRAÇÃO Nesta seção são apresentados os resultados obtidos para o circuito com calibração (bandgap 2). As primeiras simulações mostradas utilizam a combinação binária das chaves 0111, onde os resistores Rb0 , Rb1 e Rb2 , mostrados na Fig. III.9, encontram-se em curto circuito devido à utilização das chaves. Assim, esta é a combinação binária equivalente ao circuito sem calibração e as simulações fornecidas apresentarão o efeito causado pelas chaves no circuito. As simulações restantes visam testar o funcionamento do mecanismo de calibração e, para isto, serão utilizadas simulações de Monte Carlo. V.5.1 - C OMPORTAMENTO EM RELAÇÃO À T EMPERATURA Para obter a curva da tensão de referência em função da temperatatura foi realizada uma simulação de varredura DC. Os resultados obtidos para os circuitos esquemático e extraído são apresentados na Fig. V.16 (a). S IMULAÇÕES 1,2160 130 1,2150 110 VExtraído − VEsquemático ( µV) Tensão de Referência (V) C APÍTULO V 1,2140 1,2130 1,2120 1,2110 66 90 70 50 30 Esquemático Extraído 1,2100 −40 −25 −10 5 20 35 50 65 80 95 110 125 10 −40 Temperatura (ºC) (a) −25 −10 5 20 35 50 65 80 95 110 125 Temperatura (ºC) (b) Figura V.16: Comportamento do circuito com calibração em função da temperatura. (a) Tensão de referência em função da temperatura. (b) Diferença entre a tensão de referência do circuito esquemático e do circuito extraído. Na Fig. V.16 (b) é apresentada a diferença entre a tensão de referência produzida pelo circuito extraído e pelo circuito esquemático. A diferença, bem pequena, entre os dois casos é causada pelos componentes parasitas do circuito extraído. Na Tabela V.9 encontram-se os parâmetros obtidos a partir das curvas da Fig. V.16 (a), onde se pode observar diferenças muito pequenas entre os dois circuitos. No entanto, se estes resultados forem comparados aos do circuito sem calibração da Tabela V.6 notaremos uma diferença de ≈ 0, 5 mV na tensão de referência nominal, ≈ 3◦C em T0 e ≈ 2 ppm/◦C para o coeficiente de temperatura. A causa principal dessas diferenças é a presença das três chaves NMOS, que possuem uma resistência em curto-circuito diferente de zero e variante com a temperatura. Tabela V.9: Características do circuito de tensão de referência com calibração. Parâmetros Esquemático Extraído ◦ Vre f @27 C (V ) 1, 215595 1, 215635 ◦ T0 ( C) 45, 26 45, 56 TC (ppm/◦C) 26, 05 26, 23 V.5.2 - R EGIME T RANSITÓRIO Na Fig. V.17 são mostrados os resultados das simulações transitórias. Primeiro foi testado o circuito esquemático sem o circuito de start-up, e verificou-se a permanência do circuito em seu estado desligado, como pode ser visto na Fig. V.17 (a). Em seguida, foram feitas simulações para os circuitos esquemático e extraído, com o circuito de startup, e como esperado, o circuito converge para o valor desejado da tensão de referência, C APÍTULO V S IMULAÇÕES 67 como indicado na Fig. V.17 (b). Como mencionado, devido à dificuldade em simular o comportamento do circuito extraído sem o circuito de start-up, apenas o resultado para o circuito esquemático é apresentado. 1,25 1,00 Tensão de Referência (V) Tensão de Referência (mV) 80 60 40 20 0,75 0,50 0,25 Esquemático Extraído 0 0 30 60 90 120 150 180 Tempo ( µs) 210 240 270 0 0 300 30 60 90 120 150 180 210 240 270 300 Tempo (µs) (a) (b) Figura V.17: Análise da Tensão de referência em função do tempo para o circuito com calibração. (a) Circuito de start-up não empregado. (b) Circuito de start-up empregado. V.5.3 - C OMPORTAMENTO EM FUNÇÃO DA T ENSÃO DE A LIMENTAÇÃO O método empregado para obter o gráfico da tensão de referência em função de sua tensão de alimentação é o mesmo apresentado na Seção V.3.3, e o resultado obtido deste procedimento para os circuitos esquemático e extraído com calibração encontra-se na Fig. V.18. Tensão de Referência (V) 1,25 1,20 1,15 1,10 Esquemático Extraído 1,05 1.2 1.5 1.8 2.1 2.4 2.7 3 3.3 3.6 VDD (V) Figura V.18: Tensão de referência em função da tensão de alimentação para o circuito com calibração. Na Fig. V.18 é possível notar que a tensão de alimentação mínima capaz de permitir C APÍTULO V S IMULAÇÕES 68 que o circuito forneça uma tensão muito próxima do valor nominal é aproximadamente 1, 4 V para os dois circuitos e, notadamente, ambos os circuitos possuem uma grande rejeição às variações da tensão de alimentação, assim como os circuitos preliminar e sem calibração. V.5.4 - TAXA DE R EJEIÇÃO DA F ONTE DE A LIMENTAÇÃO (PSRR) As curvas da taxa de rejeição da fonte de alimentação para os circuitos esquemático e extraído com calibração são apresentadas na Fig. V.19. Elas foram obtidas realizando uma simulação de varredura AC e avaliando a Eq. (II.27). Na Fig. V.19, a diferença entre as duas curvas é causada pela presença das capacitâncias parasitas existentes no circuito extraído. Existe ainda uma diferença entre este resultado e o encontrado para o circuito sem calibração. No circuito sem calibração, a taxa de rejeição tende em altas frequências para 0 dB (ver Fig. V.13), enquanto no circuito com calibração essa taxa tende para 20 dB. Essa diferença ocorre devido à existência de uma elevada capacitância inserida pelas chaves analógicas no ramo de saída, que produz o efeito de deslocamento do zero para uma frequência mais baixa. 120 Esquemático Extraído 100 PSRR (dB) 80 60 40 20 0 0 10 1 10 2 10 3 10 4 10 5 10 6 10 7 10 8 10 9 10 Frequência (Hz) Figura V.19: Taxa de Rejeição da Fonte de Alimentação (PSRR). A partir da Fig. V.19 é possível ainda obter os valores de PSRR em DC, 60 Hz e 120 Hz para os circuitos. Estes parâmetros podem ser vistos na Tabela V.10 juntamente com os resultados obtidos por simulação de Monte Carlo com 500 iterações. C APÍTULO V S IMULAÇÕES 69 Tabela V.10: PSRR do circuito com calibração. Monte Carlo Circuito Parâmetro Nominal Média 3σ Esquemático 110, 9 99, 59 29, 58 PSRR DC (dB) Extraído 111 99, 20 27, 39 Esquemático 95, 22 92, 42 9, 13 PSRR@60Hz (dB) Extraído 105, 9 97, 40 18, 83 Esquemático 89, 29 88, 15 5, 16 PSRR@120Hz (dB) Extraído 101 95, 70 14, 97 V.5.5 - S IMULAÇÃO DE M ONTE C ARLO 60 60 50 50 Número de Ocorrências Número de Ocorrências Os histogramas obtidos com 500 iterações da simulação de Monte Carlo para os circuitos esquemático e extraído com calibração encontram-se nas Figs. V.20 e V.21, correspondendo, respectivamente, à distribuição estatística da tensão de referência nominal e ao seu coeficiente de temperatura. Os resultados dos valores médios e 3σ das grandezas avaliadas encontram-se na Tabela V.11, onde é possível observar que não existem grandes diferenças entre os circuitos esquemático e extraído, pois ambos permanecem com uma incerteza em torno de 1%. Os resultados estão de acordo com os apresentados na Tabela V.8, para o circuito sem calibração, onde a única mudança notável refere-se ao valor médio da tensão de referência devido à presença das chaves analógicas. 40 30 20 10 0 1.2 40 30 20 10 1.205 1.21 1.215 1.22 Tensão de Referência (V) (a) 1.225 1.23 0 1.2 1.205 1.21 1.215 1.22 1.225 1.23 Tensão de Referência (V) (b) Figura V.20: Histogramas da tensão de referência a 27◦C obtida de 500 iterações da simulação de Monte Carlo para o circuito com calibração. (a) Resultado para o circuito do esquemático. (b) Resultado para o circuito extraído. S IMULAÇÕES 140 140 120 120 Número de Ocorrências Número de Ocorrências C APÍTULO V 100 80 60 40 20 0 20 70 100 80 60 40 20 25 30 35 40 45 Coeficiente de Temperatura (ppm/ ° C) (a) 0 20 25 30 35 40 45 Coeficiente de Temperatura (ppm/ ° C) (b) Figura V.21: Histogramas do coeficiente de temperatura obtidos de uma simulação de Monte Carlo com 500 iterações para o circuito com calibração. (a) Resultado para o circuito do esquemático. (b) Resultado para o circuito extraído. Tabela V.11: Resultados da simulação de Monte Carlo para o circuito com calibração. Circuito Parâmetros Média 3σ Porcentagem ◦ Vre f @27 C 1, 21562 V 12, 59 mV 1, 04% Esquemático ◦ TC (ppm/ C) 28, 60 11, 62 40, 63 % Vre f @27◦C 1, 21582 V 12, 25 mV 1, 008% Extraído ◦ TC (ppm/ C) 28, 43 11, 05 38, 86% V.5.6 - T ESTE DO M ECANISMO DE C ALIBRAÇÃO Os resultados obtidos até aqui não levam em consideração o funcionamento da rede resistiva de calibração. Esta seção aborda o teste deste dispositivo, de forma a verificar sua efetividade em realizar a redução da imprecisão da tensão de referência para 0, 25%Vre fnominal . O teste consiste em avaliar a imprecisão do circuito de bandgap através de simulações de Monte Carlo, e verificar se o circuito de calibração é capaz de produzir em todos os casos (iterações) a tensão de referência na nova faixa de precisão especificada. Para isto, é necessário testar todas as combinações binárias das chaves analógicas e verificar, dentre estas, aquela cujo valor de tensão associado encontra-se ou mais se aproxima da faixa desejada. Para realizar isto, é necessário a utilização de um circuito auxiliar de teste, abordado na seção a seguir. V.5.6.1 - C IRCUITO DE T ESTE O teste dos códigos binários e as comparações entre os valores de tensão resultantes devem ser feitos por um circuito auxiliar, que aproveita a organização dos códigos binários de calibração para que não seja necessário o teste de todas as combinações possíveis. Os C APÍTULO V S IMULAÇÕES 71 Bit 0 Bit 1 Bit 2 Bit 3 Preset Clock VDD códigos estão organizados em ordem decrescente, de forma que o menor valor da tensão de referência está associado ao código binário 1111, para qual todas as chaves analógicas estão em curto-circuito, e a maior tensão de referência está associada ao código 0000, em que todas as chaves encontram-se em circuito aberto. Supondo uma simulação no domínio do tempo, se o circuito de bandgap for inicializado com o menor valor da tensão de referência (1111) e, à medida que o tempo passar, esta tensão for gradativamente elevada (código decresça), para algum código binário a tensão de referência cruzará o valor de tensão limiar Vre fmin , correspondente a 99, 875% Vre fnominal , devido à constante ζ presente na Eq. (III.42). Neste momento, o circuito de teste deve fixar o código binário, pois este é aquele capaz de levar a tensão de referência para a faixa requerida. Portanto, o circuito de teste consiste basicamente de um contador decrescente, um comparador e uma tensão de limiar para comparação, como mostrado na Fig. V.22. Bit3 Bit2 Bit1 Bit0 Clock Contador Decrescente Preset Preset Enable Vref min= 1,21356 V Comparador Vref Figura V.22: Esquema básico do circuito utilizado no teste do mecanismo de calibração. Como pode ser visto na Fig. V.22, é necessária a utilização de um sinal de preset, de forma a garantir que o primeiro código a ser testado seja efetivamente 1111. É necessário também um sinal com forma de onda quadrada, denominado clock na Fig. V.23, que ditará o intervalo de tempo entre os testes de dois códigos binários consecutivos, de forma que a cada transição de subida o contador decresce sua contagem para alterar os resistores de calibração. Este intervalo de tempo deve ser suficiente para que a tensão atinja o regime permanente. Com esse objetivo foi empregado um período de 100 µs. As transições de código só ocorrerão enquanto a tensão de referência de bandgap Vre f for menor do que a tensão de limiar Vre fmin , pois esta situação faz com que a saída do comparador esteja com um nível lógico alto, mantendo o contador habilitado. Quando a tensão Vre f se torna igual ou superior à Vre fmin , a saída do comparador vai para um nível lógico baixo, fixando o último código testado e desabilitando a contagem. Este último código é o que ajusta Vre f , de forma que o circuito de calibração é efetivo se este valor estiver dentro da nova faixa de imprecisão especificada para todas as iterações da simulação de Monte Carlo e o valor de 3σ da distribuição estatística obtida estiver abaixo da imprecisão requerida. C APÍTULO V S IMULAÇÕES 72 D1 Bit0 Bit0 Bit1 Q1 Q0 Bit2 Bit1 Bit0 Q2 Q1 Q2 Q0 Bit2 Bit3 Bit1 Bit3 Bit0 Bit3 Q3 Q2 Q1 Q0 D0 D2 D3 O contador síncrono mostrado na Fig. V.23 foi projetado a partir da tabela verdade do contador decrescente e empregando o mapa de Karnaugh [23]. Preset D3 PRESET D Q Bit3 Q3 Q D2 PRESET D Q Bit2 Q2 Q D1 PRESET D Q Bit1 Q1 Q D0 PRESET D Q Bit0 Q0 Q Clock Enable Figura V.23: Circuito digital do contador decrescente com enable e preset. É importante observar que a função enable é implementada por uma função lógica AND entre os sinais enable e clock, para que o contador seja desabilitado se o sinal de enable for mantido em nível lógico baixo. Este esquema apresenta um problema quando utilizado em conjunto com o comparador, pois os efeitos capacitivos do circuito de bandgap podem fazer com que após o chaveamento dos resistores de calibração a tensão de referência aumente subitamente e decresça rapidamente, como mostrado na Fig. V.24, passando duas vezes pela tensão de limiar. Assim, o contador será desabilitado erroneamente após a primeira passagem pelo limiar, e na segunda passagem ele será reabilitado fazendo com que a contagem prossiga sem que a tensão de referência associada ao código anterior tenha sido testada de fato. Este detalhe é capaz de provocar saltos na contagem e erros no procedimento de teste. Portanto, foi adicionado ao esquema da Fig. V.22 um flip-flop tipo D após o comparador, responsável por manter o contador habilitado durante todo o período de teste de um código (100 µs). O circuito completo empregado no teste é apresentado na Fig. V.25, onde pode ser visto o flip-flop tipo D e o comparador, que foi implementado por uma fonte de tensão controlada por tensão, com elevado ganho e saída limitada entre 0 V e VDD . Também foram adicionados ao esquema duas fontes de tensão de forma de onda quadrada, denominadas S1 e S2. A fonte S1 é utilizada como sinal de clock do flip-flop D e é igual ao sinal de clock do contador atrasado em um período, pois neste período os dois se encontram sob a ação da função preset. Esta fonte foi utilizada desta forma, mas se poderia em seu lugar empregar o mesmo sinal de clock do contador. A fonte S2 tem a finalidade de desabilitar o flip-flop tipo D após dado um tempo suficientemente grande (24 bits × 100 µs) para encontrar a combinação binária correta. Isto é necessário, pois deseja-se saber também o comportamento do circuito calibrado em função da temperatura e, como é necessário C APÍTULO V S IMULAÇÕES 73 Tensão de Referência(V) 1,31000 1,21356 1,20000 0,38 0,39 0,40 0,41 0,42 Tempo (ms) Figura V.24: Dois cruzamentos pela tensão de limiar devido aos efeitos capacitivos. Preset Clock VDD Bit 0 Contador Decrescente Enable Preset Preset Preset A = 106 VC Bit 1 Bit3 Bit2 Bit1 Bit0 Clock Vref min= 1,21356 V Bit 2 Bit 3 inicialmente realizar o ajuste da tensão de referência, esta informação deve ser obtida pela simulação transitória, após este ajuste, através de uma opção do simulador que permite a mudança da temperatura de simulação a partir de determinado tempo informado. Como esta mudança de temperatura terá um efeito transitório na tensão de referência, o que faria o circuito de teste voltar a realizar a contagem para a procura pelo melhor código, o contador precisa ser desabilitado. Assim, após o período de tempo de 16 × 100 µs, o flip-flop tipo D é desabilitado de forma a não permitir que o contador volte a realizar a contagem. PRESET D A.VC Q Vref S1 Q S2 Figura V.25: Circuito empregado no teste do mecanismo de calibração. O circuito de teste da Fig. V.25 pôde ser avaliado no circuito extraído, onde o valor final da tensão de referência Vre f convergiu para o valor nominal apresentado na Tabela V.9. O gráfico mostrando o ajuste é apresentado na Fig. V.26. Neste teste foram empregados C APÍTULO V S IMULAÇÕES 74 os sinais indicados na Fig. V.27 para o controle do circuito de teste. 1,25 Tensão de Referência(V) 1,23 1,00 1,21 1,19 1,17 0,75 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5 1,6 0,50 0,25 0 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5 1,6 Tempo (ms) S1 (V) Preset (V) Clock (V) Figura V.26: Teste dos resistores de calibração no circuito esquemático com calibração. 4,0 3,3 0 −0,7 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5 1,6 1,7 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5 1,6 1,7 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5 1,6 1,7 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5 1,6 1,7 4,0 3,3 0 −0,7 4,0 3,3 0 −0,7 S2 (V) 0 4,0 3,3 0 −0,7 Tempo (ms) Figura V.27: Sinais para o circuito de teste: clock, preset, S1 e S2. C APÍTULO V S IMULAÇÕES 75 V.5.6.2 - R ESULTADOS DA S IMULAÇÃO DE M ONTE C ARLO Com a metodologia de avaliação do circuito de calibração apresentada, nesta seção são descritos os resultados do teste realizado através da simulação de Monte Carlo. Na Fig. V.28 é mostrado o resultado no domínio do tempo de 20 iterações de Monte Carlo, de forma que se pode observar a redução progressiva do espalhamento das curvas obtidas, o que indica a redução da imprecisão. Foram plotadas apenas 20 curvas devido ao elevado número de pontos nesta simulação, o que dificulta a obtenção de mais curvas no simulador. 1,25 Tensão de Referência(V) 1,23 1,00 1,21 1,19 1,17 0,75 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5 1,6 0,50 0,25 0 0 0,1 0,2 0,3 0,4 0,5 0,6 0,7 0,8 0,9 1,0 1,1 1,2 1,3 1,4 1,5 1,6 Tempo (ms) Figura V.28: Gráfico ilustrando a redução progressiva do espalhamento da tensão de referência. Após observar o comportamento do circuito, resta saber se a redução da imprecisão por ele fornecida é capaz de cumprir a especificação do projeto. Para isto, foram realizadas 500 iterações da simulação de Monte Carlo. Os histogramas obtidos para a tensão de referência e seu coeficiente de temperatura são apresentados, respectivamente, nas Figs. V.29 e V.30, para os circuitos esquemático e extraído. S IMULAÇÕES 40 40 35 35 30 30 Número de Ocorrências Número de Ocorrências C APÍTULO V 25 20 15 10 5 76 25 20 15 10 5 0 1.212 1.213 1.214 1.215 1.216 1.217 0 1.212 1.218 1.213 Tensão de Referência (V) 1.214 1.215 1.216 1.217 1.218 Tensão de Referência (V) (a) (b) 140 140 120 120 Número de Ocorrências Número de Ocorrências Figura V.29: Histogramas da tensão de referência na temperatura de 27◦C obtida por simulação de Monte Carlo com 500 iterações visando a avaliação da redução de imprecisão. (a) Circuito esquemático. (b) Circuito extraído. 100 80 60 40 20 0 20 100 80 60 40 20 25 30 35 40 Coeficiente de Temperatura (ppm/ ° C) (a) 45 0 20 25 30 35 40 45 Coeficiente de Temperatura (ppm/ ° C) (b) Figura V.30: Histogramas do coeficiente de temperatura obtida por simulação de Monte Carlo com 500 iterações visando saber a influência da calibração neste parâmetro. (a) Circuito do esquemático. (b) Circuito extraído. Os resultados extraídos do histograma encontram-se na Tabela V.12, onde se pode observar que o objetivo da rede resistiva é alcançado, reduzindo a imprecisão para menos de 0, 25%. O único efeito colateral é um pequeno aumento da imprecisão do coeficiente de temperatura em relação à do circuito sem calibração, cujos resultados se encontram na Tabela V.8. Tabela V.12: Resultados da simulação de Monte Carlo para o circuito com calibração, onde foi a operação de calibração foi realizada. Circuito Parâmetros Média 3σ Porcentagem ◦ Vre f @27 C 1, 21502 V 2, 48 mV 0, 204% Esquemático TC (ppm/◦C) 27, 71 9, 09 32, 80 % Vre f @27◦C 1, 21499 V 2, 54 mV 0, 209% Extraído TC (ppm/◦C) 27, 76 10, 26 36, 96% C APÍTULO V S IMULAÇÕES 77 V.6 - C OMPARAÇÕES C OM O UTROS P ROJETOS Na Tabela V.13 são apresentadas diversas características dos circuitos bandgap 1 (sem calibração) e bandgap 2 (com calibração). Durante o desenvolvimento deste trabalho, vários artigos científicos divulgados na literatura foram consultados, alguns dos quais são listados em Referências Bibliográficas. Dentre estes destacamos [15] e [24] por apresentarem excelentes resultados. Adicionalmente, [24] utiliza um processo de fabricação semelhante ao utilizado no trabalho aqui proposto. Os dados referentes aos circuitos bandgap 1 e bandgap 2 na Tabela V.13 encontram-se nas Tabelas V.7 e V.8 para o circuito sem calibração e, nas Tabelas V.10, V.11 e V.12 para o circuito com calibração. Foram utilizados os valores obtidos para o circuito extraído de ambos, de forma a realizar uma melhor comparação entre os trabalhos apresentados na Tabela V.13, uma vez que os resultados de [15] e [24] foram obtidos a partir de testes em bancada. Os dados na Tabela V.13 referentes aos dois artigos da literatura foram obtidos de [15]. É importante mencionar que nesta referência é utilizado um critério de avaliação da imprecisão da tensão de referência diferente do empregado nos projetos aqui realizados. O critério é referido como o método da "caixa" e considera toda a faixa de temperatura de trabalho para realizar o cálculo da imprecisão, não apenas o valor nominal na temperatura de 27◦C. Tabela V.13: Tabela Comparativa. Este Trabalho Bandgap 1 Bandgap 2 Tecnologia CMOS 0, 35 µm 0, 35 µm Fonte de Alimentação (V ) 3, 3 3, 3 2 Área (mm ) 0, 0953 0, 097 b Tensão de Referência (V ) 1, 2152 1, 2150b Não calibrado 1, 03% 1, 01% Calibrado 0, 21% Imprecisão No de Amostras a ◦ F.T.A. ( C) 27 27 ◦ Faixa de Temperatura ( C) −40 a 125 ◦ b TC (ppm/ C) 28, 06 27, 76b c PSRR (dB) > 71, 11 @DC > 71, 8c @DC Consumo de Corrente (µA) 8, 56 8, 56 Parâmetro [15] [24] 0, 16 µm 1, 8 ± 10% 0, 12 1, 0875 0, 75% 0, 15% 61 −40 a 125 0, 35 µm 1, 4 1, 2 0, 858 N.A. 0, 91% 11d −20 a 120 −20 a 120 12, 4e 68@100Hz 116 5 − 12 74@DC 55 de temperatura avaliada no cálculo da imprecisão. b Valor médio. c Valor de pior caso (3σ ). d Calibração utilizada em apenas uma temperatura. e Calibração utilizada em duas temperaturas. a Faixa C APÍTULO V S IMULAÇÕES 78 A observação da Tabela V.13 permite concluir que a imprecisão das referências desenvolvidas neste projeto é semelhante à dos trabalhos citados, mas requer uma área em silício menor. Ainda que a área utilizada em [15] seja próxima às dos circuitos propostos, o processo de fabricação empregado permite projetos com comprimento de canal mínimo 50% menor. O consumo de corrente dos circuitos propostos neste projeto é considerávelmente menor, o que leva a um menor consumo de potência mesmo com a tensão de alimentação de 3, 3 V . Conforme visto nos resultados apresentados nas Figs. V.12 e V.18, é possível reduzir a alimentação de 3, 3 V para um valor mais baixo, próximo de 1, 5 V . Para reduzir o valor do coeficiente de temperatura, em [24] é utilizado um processo de calibração em duas temperaturas, e em [15], é empregada uma técnica de chopper no amplificador e um esquema para compensação dos termos não lineares da tensão de referência em função da temperatura. Uma vantagem do circuito aqui proposto é a reduzida complexidade do circuito, que é resultante do modelamento adequado ao projeto de fontes de referência, desenvolvimento criterioso das equações de projeto e elaboração de um procedimento eficiente de otimização. C APÍTULO VI C ONCLUSÕES VI.1 - C ONCLUSÕES G ERAIS O objetivo deste trabalho foi realizar o projeto de dois circuitos de referência de bandgap, um sem calibração e outro com calibração, de forma a satisfazer principalmente às especificações de imprecisão fixadas. O objetivo foi cumprido com êxito. O projeto preliminar foi realizado através de extração dos principais parâmetros dos dispositivos empregados, e produziu resultados satisfatórios em relação aos fornecidos pelo simulador. O projeto final foi alcançado através do modelamento dos principais descasamentos ocorridos nos circuitos e de uma etapa de otimização, que determinou a área de cada componente. Após o desenvolvimento do layout, simulações de Monte Carlo foram realizadas. Os resultados relativos às imprecisões da tensão de referência ficaram bem próximos dos previstos, o que comprova a eficácia do método de projeto empregado. Os circuitos desenvolvidos neste trabalho possuem desempenhos semelhantes aos de outros trabalhos publicados na literatura, como mostrado na Tabela V.13, que também revela o êxito alcançado pelo método de otimização das áreas requeridas pelos circuitos. VI.2 - T RABALHOS F UTUROS Os circuitos desenvolvidos neste projeto foram enviados para fabricação. Portanto, a próxima etapa é a elaboração e montagem do circuito de teste a ser utilizado nas medições em bancada, o que permitirá verificar o desempenho dos circuitos projetados. R EFERÊNCIAS B IBLIOGRÁFICAS [1] T, C., TAM, W., CMOS Voltage References: An Analytical and Practical Perspective. Wiley, 2013. [2] MOK, P., LEUNG, K. N., “Design considerations of recent advanced low-voltage low-temperature-coefficient CMOS bandgap voltage reference”. In: Custom Integrated Circuits Conference, 2004. Proceedings of the IEEE 2004, pp. 635–642, 2004. [3] BARÚQUI, F. A. P., “Eletrônica IV”. Apostila, DEL/UFRJ, Rio de Janeiro, RJ – Brasil. [4] MILLER, P., MOORE, D., “Precision Voltage References”, Analog Application Journal, , 1999. [5] RAZAVI, B., Design of Analog CMOS Integrated Circuits. McGraw-Hill, 2001. [6] PELGROM, M. J. M., DUINMAIJER, A. C. J., WELBERS, A. P. G., “Matching properties of MOS transistors”, Solid-State Circuits, IEEE Journal of, v. 24, n. 5, pp. 1433–1439, 1989. [7] KINGET, P., “Device mismatch and tradeoffs in the design of analog circuits”, SolidState Circuits, IEEE Journal of, v. 40, n. 6, pp. 1212–1224, 2005. [8] ZIRGER, A., “Random Offset in CMOS IC Design”. Apresentação de Slides, National Semiconductor, Oct. 2007. [9] CABRAL, P., “Erros e Incertezas nas Medições”. Apostila, Instituto Eletrotécnico Português, Instituto Superior de Engenharia do Porto, June 2004. [10] WIDLAR, R. J., “New Developments in IC Voltage Regulators”, Solid-State Circuits, IEEE Journal of, v. 6, pp. 2–7, Feb. 1971. [11] REZENDE, S., Materiais e Dispositivos Eletrônicos. Editora Livraria da Física, 2004. REFERÊNCIAS BIBLIOGRÁFICAS 81 [12] TSIVIDIS, Y., “Accurate analysis of temperature effects in I/SUB c/V/SUB BE/ characteristics with application to bandgap reference sources”, Solid-State Circuits, IEEE Journal of, v. 15, n. 6, pp. 1076–1084, 1980. [13] GRAY, P., HURST, P., LEWIS, S., et al., Analysis and Design of Analog Integrated Circuits. Wiley, 2001. [14] GUPTA, V., An accurate, trimless, high PSRR, low-voltage, CMOS bandgap reference IC. M.Sc. dissertation, 2007. [15] GE, G., ZHANG, C., HOOGZAAD, G., et al., “A Single-Trim CMOS Bandgap Reference With a 3σ Inaccuracy of 0.15% From −40◦C to 125◦C”, Solid-State Circuits, IEEE Journal of, v. 46, n. 11, pp. 2693–2701, 2011. [16] SHICHMAN, H., HODGES, D., “Modeling and simulation of insulated-gate fieldeffect transistor switching circuits”, Solid-State Circuits, IEEE Journal of, v. 3, n. 3, pp. 285–289, 1968. [17] SAINT, C., SAINT, J., IC Mask Design: Essential Layout Techniques, McGraw-Hill professional engineering. McGraw-Hill, 2002. [18] SONG, B.-S., GRAY, P., “A precision curvature-compensated CMOS bandgap reference”, Solid-State Circuits, IEEE Journal of, v. 18, n. 6, pp. 634–643, 1983. [19] CARUSONE, T., JOHNS, D., MARTIN, K., Analog Integrated Circuit Design, Analog Integrated Circuit Design. Wiley, 2011. [20] STEWART, J., Cálculo, n. v. 2. Cengage Learning, 2010. [21] RINCON-MORA, G., Voltage References: From Diodes to Precision High-Order Bandgap Circuits. Wiley, 2002. [22] MARTINEZ BRITO, J., BAMPI, S., KLIMACH, H., “A 4-Bits Trimmed CMOS Bandgap Reference with an Improved Matching Modeling Design”. In: Circuits and Systems, 2007. ISCAS 2007. IEEE International Symposium on, pp. 1911–1914, 2007. [23] CAPUANO, F., IDOETA, I., Elementos de eletrônica digital. Livros Erica, 2000. [24] PERRY, R., LEWIS, S., BROKAW, A., et al., “A 1.4 V Supply CMOS Fractional Bandgap Reference”, Solid-State Circuits, IEEE Journal of, v. 42, n. 10, pp. 2180– 2186, 2007. [25] WANG, G., CMOS Bandgap References and Temperature Sensors and Their Applications. M.Sc. dissertation, 2004. REFERÊNCIAS BIBLIOGRÁFICAS 82 [26] MEIJER, G. C. M., VINGERLING, K., “Measurement of the temperature dependence of the I/SUB C/(V/SUB be/) characteristics of integrated bipolar transistors”, Solid-State Circuits, IEEE Journal of, v. 15, n. 2, pp. 237–240, 1980. A PÊNDICE A E XTRAÇÃO DE PARÂMETROS DO TRANSISTOR BIPOLAR (BJT) E DOS RESISTORES A.1 - D ESCRIÇÃO Neste apêndice é apresentado o método de obtenção dos parâmetros de transistores bipolares e resistores, que são necessários para os cálculos do projeto. Todos os parâmetros foram obtidos através de esquemas de simulação realizados no software Cadence através do emprego dos modelos do processo utilizado no projeto. A.2 - T RANSISTOR B IPOLAR A.2.1 - A FUNÇÃO β (T ) Como o valor de β também é dependente da corrente de coletor do transistor, e o especificado é, na verdade, a corrente de emissor, para obtenção de um modelo melhor para uso no projeto primeiro é preciso obter a corrente de coletor correspondente à de emissor especificada. Para isto, foi utilizado o esquema da Fig. A.1, onde a fonte de tensão Vx possui um valor arbitrário, a corrente IE tem o valor especificado para o projeto e a corrente de coletor IC é aquela que deseja-se medir. Obtida a corrente IC , pode-se, então, utilizar o esquema da Fig. A.2 para obter a curva de β em função da temperatura. A PÊNDICE A 84 IE Vx Q1 IC Figura A.1: Esquema para obter a corrente de coletor IC a partir da corrente de emissor IE especificada. Veb Q1 IB VC Vx VC IC Figura A.2: Esquema para extração da Curva β (T ). Onde a corrente IC é a corrente obtida pelo esquema anterior, a fonte de tensão Vx possui um valor arbitrário e ainda é empregada uma fonte de tensão controlada por tensão de ganho 1 de forma a garantir que a corrente de coletor seja igual a da fonte de corrente IC e que a condição de funcionamento do circuito de bandgap, onde a tensão de coletor é igual a tensão de base, seja satisfeita. A partir do esquema ilustrado na Fig. A.2 pode ser realizada uma simulação DC variando a temperatura na faixa especificada e, desta maneira, plotar a função β em função da temperatura, através da razão IICB , onde ambas as correntes estão indicadas na Fig. A.2. Com a curva obtida, é possível, com o auxílido do software Matlab e sua função cftool, realizar um ajuste da curva com o seguinte formato quadrático β (T ) = β0 (1 + b1 (T − 273) + b2 (T − 273)2 ), (A.1) onde a temperatura T é dada em Kelvin. A.2.2 - A RESISTÊNCIA DE BASE rb A resistência de base rb (T ) pode ser extraída através do método encontrado em [25], que utiliza a diferença de tensão ∆Veb em função da corrente de emissor IE . A PÊNDICE A 85 Para obter ∆V eb pode-se empregar o esquema apresentado na Fig. A.3. IE ΔVeb (IE) - + IE Q1 Q2 ....... Qn Qn+1 n Transistores Figura A.3: Esquema para extração da Curva ∆Veb Vs. IE . A função ∆Veb pode ser expressa segundo a Eq. (III.14), que é reescrita na Eq. A.2, lembrando que seu primeiro termo é idealmente igual a vt ln(n) e que agora será empregada uma fonte de corrente no emissor, que não varia com a temperatura. kT IE 1 ∆Veb (IE , T ) = ln(n) + rb (T ) 1− . q β (T ) + 1 n (A.2) Se na Eq. (A.2), a derivada de ∆Veb em relação à corrente IE for tomada, será obtido α= ∂ ∆Veb rb (T ) (n − 1) = , ∂ IE n (β (T ) + 1) (A.3) que rearranjada fornece α n (β (T ) + 1) . (A.4) n−1 Logo, se a derivada de ∆Veb em relação à corrente de emissor IE , o número n de transistores e a função β (T ) forem conhecidas, é possível saber o valor da resistência de base rb em função da temperatura. Utilizando o esquema da Fig. A.3, a curva de ∆Veb em função de IE pode ser obtida através de uma varredura DC da fonte de corrente IE . De posse desta curva, e utilizando o software Matlab, a derivada de ∆Veb para a corrente de emissor empregada no projeto pode ser obtida. Assim, de posse dela, do conhecimento da curva β (T ) extraída anteriormente e do número de transistores n, é possível, por meio da Eq. (A.4), calcular a curva de rb (T ). Desta forma, a função rb (T ) pode ser ajustada com o uso da função cftool com o formato quadrático rb (T ) = rb (T ) = rb0 (1 + rb1 (T − 300) + rb2 (T − 300)2 ), (A.5) onde rb0 é o valor da resistência de base à temperatura de 27◦C, obtida diretamente da A PÊNDICE A 86 Eq. (A.4) e rb1 e rb2 são os coeficientes de primeira e segunda ordens de variação com a temperatura, respectivamente. As constantes a serem ajustadas são rb1 e rb2 . A.2.3 - O S PARÂMETROS VG0 E η A obtenção dos parâmetros VG0 e η é realizada a partir do mesmo esquema utilizado para extração de β , onde utiliza-se uma fonte de corrente independente da temperatura IC e afere-se a tensão de junção Veb (T ) através de uma varredura de temperatura. Obtida esta curva, seus parâmetros podem ser extraídos pelo procedimento a seguir. A tensão Veb (T ) extraída pode ser escrita na forma Veb (T ) = VebBip. (T ) + rb (T ) IC . β (T ) (A.6) Assim, a curva de interesse a ser trabalhada passa a ser a curva VebBip. = Veb (T ) − rb (T ) IC . β (T ) (A.7) De posse desta nova curva, pode-se realizar a extração dos parâmetros utilizando o método descrito em [26], que faz uso da Eq. (II.3) avaliada em três diferentes temperaturas, escolhidas aqui como sendo a temperatura de trabalho Tre f e as temperaturas máxima Tmax e mínima Tmin da faixa escolhida. Desta forma, os parâmetros VG0 e η são obtidos resolvendo o sistema composto pelas Eqs. A.8 e A.9: kTmin Tre f Tre f Tre f VebBip. (Tmin ) − Tmin VebBip. (Tre f ) = (Tre f − Tmin )Vg0 + η ln , (A.8) q Tmin kTre f Tmax Tmax Tmax VebBip. (Tre f )−Tre f VebBip. (Tmax ) = (Tmax −Tre f )Vg0 +η ln . (A.9) q Tre f A.3 - C URVA DO R ESISTOR EM FUNÇÃO DA TEMPERATURA O procedimento para extração da resistência em função da temperatura utiliza o esquema mostrado na Fig. A.4. Nele polariza-se um resistor do tipo a ser utilizado (poly de alta resistividade) de 10 kΩ, com uma corrente que possui o mesmo valor da empregada no circuito de bandgap. Após isto, realiza-se uma varredura na temperatura, obtendo, A PÊNDICE A 87 assim, a curva da tensão VR sobre o resistor. IE VR R = 10 kΩ Figura A.4: Esquema para extração de R(T ). Para conhecer a curva da resistência em função da temperatura basta dividir a tensão VR obtida pela corrente IE empregada. Após isto, utilizando a função cftool do software Matlab realiza-se o ajuste da curva para a função quadrática R(T ) = R r0 ( 1 + r1 (T − 300) + r2 (T − 300)2 ), (A.10) onde R é a resistência nominal do resistor, r0 é um coeficiente de ajuste e r1 e r2 são os coeficientes de primeira e segunda ordens de variação com a temperatura, respectivamente. As constantes a serem ajustadas são r0 , r1 e r2 . A PÊNDICE B P ROPAGAÇÃO DE E RROS E I NCERTEZAS APLICADA À M ICROELETRÔNICA B.1 - D ESCRIÇÃO Este apêndice descreve o método de propagação de erros e incertezas, aplicada a dispositivos microeletrônicos como uma forma de estimar e limitar os efeitos de descasamento, ocorrido entre dispositivos iguais na pastilha de silício. As bases para esta análise residem nas equações de Pelgrom [6] e na fórmula para propagação de incertezas [7, 8, 9], ambas discutidas a seguir. B.2 - F ÓRMULA G ERAL PARA P ROPAGAÇÃO DE I NCERTEZAS A fórmula utilizada para propagar erros e incertezas é, na verdade, resultado de uma aproximação da série de Taylor [9], sendo assim válida para erros pequenos, o que é útil na aplicação de redução de descasamento entre componentes, onde busca-se reduzir estes erros. Para introduzir a ideia, vamos trabalhar com uma função f (x, y), onde as variáveis independentes x e y possuem uma distribuição estatística, ou seja, uma incerteza σx e σy associada. Desta forma, a função f (x, y) também terá uma distribuição estatística, uma vez que é formada de operações envolvendo x e y. A fórmula de propagação de erros A PÊNDICE B 89 é capaz de expressar a incerteza σ f (x,y) , independentemente das operações existentes na função. Para a função de duas variáveis exemplificada, supondo que x e y sejam descorrelacionadas, a fórmula será σ 2f (x,y) = !2 2 ∂ f (x, y) ∂ f (x, y) · σx + · σy , ∂ x x=x ∂ y y=y (B.1) onde x e y são os valores médios de x e y, respectivamente. A Eq. (B.1) pode ser expandida também para um número N de variáveis, que sejam correlacionadas, pela equação N σ 2f (x) =∑ i=1 2 N−1 N ∂ f (x) ∂ f (x) ∂ f (x) · σxi + ∑ ∑ · σxi · σx j · Rxi x j , (B.2) ∂ xi x=x ∂ x ∂ x i j x=x i=1 j=i+1 onde Rxi x j é o coeficiente de correlação entre as variáveis xi e x j , x refere-se ao conjunto de variáveis xi e x corresponde a seus valores médios. A Eq. (B.2) é conhecida como a lei de propagação de incertezas [9]. No entanto, costuma-se assumir que as variáveis aleatórias sejam descorrelacionadas, sendo mais interessante considerar a equação N σ 2f (x) =∑ i=1 2 ∂ f (x) · σxi . ∂ xi x=x (B.3) Pode-se observar que a Eq. (B.3) é a generalização da Eq. (B.1), e esta é a que será utilizada neste trabalho. B.3 - A S E QUAÇÕES DE P ELGROM As equações de Pelgrom [6] são equações que fornecem as incertezas bases para trabalhar com descasamento de dispositivos. Elas expressam descasamento entre transistores MOS, resistores e capacitores, onde os parâmetros necessários são fornecidos pelo fabricante. Para um parâmetro genérico P, a equação de Pelgrom é dada por A2P + SP2 D2 , (B.4) WL onde, ∆P é a diferença do parâmetro P de dois dispositivos que possuem as mesmas dimensões nominais, representando seu descasamento, AP é o termo referente ao descasamento do parâmetro P, fornecido pelo fabricante, W L é a área do canal do dispositivo, D é a distância entre os dispositivos e SP é o termo correspondente à distância entre os 2 σ∆P = A PÊNDICE B 90 dispositivos. Assim, é possível notar que quanto mais próximos os componentes e maior suas áreas, maior será o casamento entre eles. No entanto, o efeito da distância não é considerado pelo simulador e, para distâncias menores que 1 mm [7], seu efeito é de pouca influência, de forma que o produto SP2 D2 pode ser desprezado na maioria dos casos. As equações de Pelgrom que serão consideradas neste trabalho são as equações: 2 σ∆R A2 = R, R WL (B.5) A2vth = , WL (B.6) 2 σ∆v th 2 σ∆β β = A2β WL , (B.7) onde, vth é a tensão de limiar (threshold) de um transistor MOS e W , (B.8) L com µ igual à mobilidade dos portadores majoritários, Cox igual à capacitância do óxido por unidade de área, W igual à largura do canal e L igual ao comprimento de canal do transistor MOS. β = µCox B.4 - P ROPAGAÇÃO DE I NCERTEZAS A PLICADA A T RANSISTORES MOS Para conhecer o efeito do descasamento entre dois transistores é preciso utilizar uma expressão que relacione seus principais parâmetros. A expressão utilizada é um modelo simples, que só considera efeitos de primeira ordem [8, 16] para a corrente de dreno em um transistor MOS na região de saturação ou inversão forte. Ela é dada pela por β (VGS − vth )2 . (B.9) 2 A Eq. (B.9) relaciona as variáveis de interesse ID , para o uso de espelhos de corrente, e VGS , no caso de se estar trabalhando com um par diferencial. Desta forma, o descasamento entre dois transistores iguais é refletido em um erro destes dois componentes, sendo a fonte de erro proveniente das variáveis dependentes do processo vth e β , que possuem variâncias dadas pelas Eqs. (B.6) e (B.7), respectivamente. Desta forma, considerando que vth e β sejam descorrelacionadas a Eq. (B.3) pode ser ID = A PÊNDICE B 91 aplicada, obtendo-se a expressão geral: 2 σ∆I D σ∆β 2 = (gm σ∆vth ) + ID + (gm σ∆VGS )2 . β 2 (B.10) onde gm é a transcondutância do transistor. Esta equação pode ser utilizada em dois casos particulares: • Transistores como espelhos de corrente; • Transistores como par diferencial B.4.1 - E SPELHO DE CORRENTE Quando os transistores estão numa configuração de espelho de corrente, suas tensões entre gate e source VGS são iguais, como pode ser visto na Fig. B.1. I1 I2 VGS VGS Figura B.1: Transistores como espelhos de corrente. Desta forma, o desvio padrão de σ∆VGS é zero e o erro relativo de corrente (ID2 − ID1 )/ID entre os dois transistores, dado pela Eq. (B.10), torna-se σ∆ID ID 2 = 2 gm σ∆vth ID + σ∆β β 2 . (B.11) + A2β . (B.12) Se as equações de Pelgrom forem aplicadas: σ∆ID ID 2 1 = WL " gm Av ID th 2 # Pode ser útil notar o caso específico em que os transistores operam em inversão forte. Nesta situação, a substituição de gm na Eq. (B.12) considerando Aβ Avth gm/ID [7] resulta em σ∆ID ID 2 2β = ID Avth L 2 , (B.13) onde se pode verificar que a variância da corrente copiada depende apenas do quadrado do comprimento de canal L ao invés da área. Assim, uma vez realizado o ajuste de imprecisão por L, cabe à largura de canal W a definição da transcondutância do transistor. A PÊNDICE B 92 As Eqs. (B.12) e (B.13) são importantes, mas a variância refere-se à diferença ∆ID entre as correntes de dreno dos dois transistores e, em muitos casos, é necessária a variância do valor absoluto, individual de cada uma delas. Assim, valendo-se do fato de ∆ID = I2 − I1 e, considerando-as descorrelacionadas, obtém-se σI2D . 2 σI21 = σI22 = (B.14) B.4.2 - PAR D IFERENCIAL Se os transistores estiverem em uma configuração de par diferencial, como mostrado na Fig. B.2, desenvolvendo a Eq. (B.10) encontra-se a expressão para a variância de ∆VGS , a tensão de offset de entrada, dada pela Eq. (B.15). I1 I2 Input - Input + VGS1 VGS 2 I Figura B.2: Par Diferencial. σv2os 2 = σ∆V GS 2 = σ∆v + th ID σ∆β gm β 2 + σ∆ID gm 2 , (B.15) onde σ∆ID é o descasamento de corrente de dreno proveniente de uma carga ativa por exemplo. Se as equações de Pelgrom forem utilizadas, a Eq. (B.15) torna-se 2 σv2os = σ∆V GS " 2 # 1 I ID σ∆ID 2 D 2 = Avth + A + . WL gm β gm ID (B.16) As Eqs. (B.12) e (B.16) obtidas são válidas para todas as regiões de operação do transistor MOS [7], desta forma, elas são muito importantes e podem ser aplicadas a vários tipos de projetos, tendo sido amplamente utilizadas neste. Na maioria das tecnologias, desprezar o termo Aβ das expressões consiste em um boa aproximação [7], uma vez que Aβ Avth gm/ID . No entanto optou-se neste projeto por considerá-lo, de forma a obter resultados mais acurados. A PÊNDICE B 93 B.5 - P ROPAGAÇÃO DE I NCERTEZAS A PLICADA A R ESISTORES A equação de Pelgrom aplicada aos resistores fornece o descasamento ∆R = R2 − R1 . No entanto, é mais interessante saber o desvio padrão absoluto de cada um deles. Desta forma, conhecendo a variância da diferença, é possível obter um equivalente dado por 2 σ∆R . (B.17) 2 Outra relação importante é o caso em que se realiza um resistor R1 como a associação em série de N resistores unitários R. Como a variância de R1 será a soma das variâncias de R, obtém-se σR21 = σR22 = σR21 = N σR2 . (B.18) B.6 - A PLICAÇÃO AO C IRCUITO DE R EFERÊNCIA DE BANDGAP DESTE TRABALHO Como descrito no Capítulo III, a imprecisão da tensão de referência é fornecida pela relação 2 2 2 2 2 σV2re f = σ processo + σBip + σEsp + σRes + σOTA , 2 , σ2 e σ2 onde os termos σEsp Res OTA são obtidos através das equações apresentadas nas seções anteriores deste apêndice e principalmente pela Eq. (B.3). Estes termos referem -se aos seguintes blocos do circuito, respectivamente: • Espelho de corrente M1 − M2; • Resistores R1 e R2 ; • Amplificador Operacional (OTA) Nas seções abaixo serão apresentados os cálculos relativos a estas imprecisões, que resultam nas expressões mostradas na Seção III.5. O circuito empregado é novamente ilustrado na Fig. B.3, agora acrescentado de algumas variáveis. A PÊNDICE B 94 VDD VDD S M1 M2 Vref R3 R2 I1 I2 vos X Y + ΔVeb R1 + Q1 Veb 1 + ....... Qn+1 Veb2 Q2 - - n Transistores Figura B.3: Circuito do projeto incluindo a tensão de offset de entrada do OTA e representação das correntes I1 e I2 descasadas. B.6.1 - D ESCASAMENTO DO E SPELHO DE C ORRENTE M1 − M2 O descasamento entre os transistores M1 e M2 resulta em uma diferença nas correntes I1 e I2 apresentadas na Fig. B.3. Isto acaba causando um erro tanto na tensão Veb2 , referente ao transistor Q2 , quando na diferença de tensão ∆Veb . Para realizar a análise, primeiro é necessário encontrar a relação entre estas correntes e a tensão de referência Vre f , que será Vre f 1 I2 = vt ln n IS R2 I1 + + 1 vt ln n . R1 I2 (B.19) Onde, supondo que I1 e I2 são descorrelacionadas, pode-se aplicar a Eq. (B.3), obtendo σV2re f 2 = σEsp ϑ = σI I1 1 2 + vt − ϑ I2 2 σI2 , (B.20) onde, I1 e I2 são os valores médios destas correntes, iguais a ID , e ϑ é dado por ϑ = vt Assim, utilizando as Eqs. (B.12) e (B.14): R2 +1 . R1 (B.21) A PÊNDICE B 95 2 σEsp = 1 1 (2ϑ 2 − 2ϑ vt + vt2 ) A2β + 2 Área1,2 B.6.2 - D ESCASAMENTO ENTRE R1 DE E !2 gm1,2 . Av ID1,2 th R2 (B.22) E I MPRECISÃO R1 O descasamento entre os resistores R1 e R2 provocam um erro na tensão de referência, assim como o erro do valor absoluto de R1 através da alteração da corrente I2 . Para avaliar o erro provocado, encontra-se a relação entre os resistores e a tensão de referência: Vre f vt ln(n) 1 = vt ln R1 n IS R2 + 1 vt ln(n). + R1 (B.23) Supondo os resistores R1 e R2 descorrelacionados, a variância de R2 pode ser expressa utilizando a Eq. (B.18): σR22 = r σR21 , (B.24) onde r = R2 /R1 . Assim, a utilização da Eq. (B.3) conduz a 2 = σV2re f = σRes vt2 A2R [1 + r ln(n)(2 + ln(n)(1 + r))] . 2 ÁreaR1 (B.25) B.6.3 - E FEITO DO A MPLIFICADOR O PERACIONAL DE T RANSCONDUTÂNCIA (OTA) Os descasamentos no par diferencial e na carga ativa do OTA, da Fig. B.4, são responsáveis pela geração de um offset de entrada que aparecerá na tensão de referência com um ganho. Assim, são dois passos a serem seguidos para encontrar o efeito do offset de entrada na tensão de referência: o primeiro é encontrar a expressão para o offset e o segundo avaliar seu efeito na saída do circuito de referência. A expressão para a tensão de offset é dada pelo descasamento do par diferencial (M8 e M9) que já leva em consideração o descasamento das cargas ativas (transistores M4 e M5), sendo dada pela Eq. (B.16), onde no terceiro termo é substituida a Eq. (B.12) correspondente ao descasamento da carga ativa. Desta forma, a equação da tensão ao A PÊNDICE B 96 VDD VDD VDD Vpolarização = VS M4 M3 M5 Vout = VS Z Input - M8 Input + M9 M6 M7 Figura B.4: Amplificador Operacional de Transcondutância. quadrado de offset é dada por 1 v2os = Área8,9 A2vth + ID A gm β 2 ! 1 + Área4,5 ID gm gm Av ID th 2 !!2 + A2β . (B.26) O que conclui o primeiro passo. Para o segundo passo basta analisar o circuito da Fig. B.3, encontrando a expressão da tensão de referência: Vre f vt ln(n) + vos 1 = vt ln R1 n IS R2 + + 1 (vt ln(n) + vos ) . R1 (B.27) Onde, se for aplicada a Eq. (B.3), resultará na equação final σV2re f 2 = σOTA = R2 1 +1+ R1 ln(n) 2 v2os . (B.28) Desta forma, a análise dos descasamentos do circuito é concluida, podendo iniciar-se a fase de otimização encontrada no Capítulo III.
