As portas lógicas Paraconsistentes

JOÃO INÁCIO DA SILVA FILHO
IMPLEMENTAÇÃO DE CIRCUITOS
LÓGICOS FUNDAMENTADOS EM
UMA CLASSE DE LÓGICAS
PARACONSISTENTES ANOTADAS
Dissertação apresentada à Escola Politécnica da
Universidade de São Paulo para obtenção do título
de Mestre em Engenharia.
São Paulo
1997
JOÃO INÁCIO DA SILVA FILHO
IMPLEMENTAÇÃO DE CIRCUITOS
LÓGICOS FUNDAMENTADOS EM
UMA CLASSE DE LÓGICAS
PARACONSISTENTES ANOTADAS
Dissertação apresentada à Escola Politécnica da
Universidade de São Paulo para obtenção do título
de Mestre em Engenharia.
Área de Concentração :
Microeletrônica
Orientador : Prof. Dr. Pedro Luís Próspero Sanchez
São Paulo
1997
2
da Silva Filho, João Inácio
Implementação de Circuitos lógicos
Fundamentados em uma classe de
Lógicas Paraconsistentes Anotadas.
São Paulo, 1997.
131 p.
Dissertação (Mestrado) - Escola Politécnica da
Universidade de São Paulo. Departamento de
Engenharia Eletrônica.
1.Circuitos Lógicos 2.Lógica não-Clássica 3.Lógica
Paraconsistente 4. Lógica Paraconsistente Anotada
5.Circuitos CMOS I. Universidade de São Paulo.
Escola Politécnica. Departamento de Engenharia
Eletrônica II.t
3
À minha esposa
Maristela
e aos meus filhos
Mônica e Marcelo
pelo apoio,
dedicação
e incentivo
necessários
à elaboração
deste trabalho.
4
AGRADECIMENTOS
Ao Prof. Doutor Pedro Luís Próspero Sanchez, pelo apoio constante e
orientação valiosa no desenvolvimento deste trabalho.
Ao Prof. Doutor Jair Minoro Abe, pela ajuda, comentários e sugestões na
elaboração deste trabalho.
Ao Prof. Doutor Wilhelmus A. M. Van Noije pelo incentivo e colaboração.
Ao Professor Luiz Carlos Moreira pela dedicação e amizade demonstrada ao
longo destes anos.
Aos amigos do Laboratório de Sistemas Integráveis :
Soraya Rita Mont’Alegre,
José Henrique P. Andrade,
Marcio Toma,
João Navarro
Fábio Luís Romão
Rogério A. Neves Tenório
pela ajuda e sugestões técnicas de grande valia.
5
SUMÁRIO
CAPÍTULO 1 - APRESENTAÇÃO
1.1
Introdução ..............................................................................11
1.2
Objetivos do trabalho............................................................ 12
1.3 Justificativa da elaboração da pesquisa...................................13
1.4 Organização do trabalho...........................................................14
CAPÍTULO 2 - INTRODUÇÃO E NOTA HISTÓRICA
2.1 Introdução................................................................................16
2.2 Nota Histórica ..........................................................................18
CAPÍTULO 3 - APRESENTAÇÃO DA LÓGICA PARACONSISTENTE
3.1 A lógica Paraconsistente.........................................................22
3.2 A Lógica Paraconsistente Anotada Pτ ....................................24
CAPÍTULO 4 - ELABORAÇÃO DAS TABELAS-VERDADES À PARTIR
DA LÓGICA PARACONSISTENTE ANOTADA
4.1- Elaboração das tabelas-verdades...............................................30
4.2- Tabelas-verdades dos Operadores Unários n............................42
4.3- Tabela-verdade do Operador COMPLEMENTO.....................44
4.4- Tabela-verdade da Conjunção- Conectivo AND .....................44
4.5- Tabela-verdade da Disjunção - Conectivo OR.........................45
CAPÍTULO 5 - IMPLEMENTAÇÃO DOS CIRCUITOS DAS PORTAS
LÓGICAS PARACONSISTENTES
5.1 - Implementação dos circuitos lógicos........................................47
5.1.1 - Introdução...................................................................47
6
5.2 - Circuito detetor de nível de tensão .........................................49
5.3 - Circuitos dos Operadores n ...................................................52
5.3.1- Operador i ...................................................................52
5.3.2- Operador j ...................................................................53
5.3.3- Operador k ...................................................................54
5.3.4 - Operador L ...................................................................55
5.3.5- Operador m ..................................................................55
5.3.6- Operador T ..................................................................56
5.4-Circuito do Operador COMPLEMENTO ..................................57
5.5-Circuito do Conectivo AND Paraconsistente...............................60
5.6-Circuito do Conectivo OR Paraconsistente.................................63
5.7-Conclusão.....................................................................................65
CAPÍTULO 6 - EXEMPLO DE APLICAÇÕES DAS PORTAS LÓGICAS
PARACONSISTENTES
6.1 - Introdução..................................................................................66
6.2 - Implementação do circuito MAP ( Módulo Analisador
Paraconsistente)..........................................................................69
6.3 - Implementação do circuito MFP ( Módulo Finalizador
Paraconsistente)..........................................................................81
6.4 - Conclusões.................................................................................82
CAPÍTULO 7 - PROJETO E CONSTRUÇÃO DAS PORTAS LÓGICAS
PARACONSISTENTES
7.1 -introdução..................................................................................84
7.2 - Características Construtivas .....................................................85
7
7.3 - Diagramas dos circuitos definitivos das portas lógicas
paraconsistentes....................................................................... 88
7.4- Layouts dos circuitos das portas lógicas
paraconsistentes.......................................................................98
7.4.1- Circuito do detetor de nível de tensão............................98
7.4.2- Circuito dos Operadores Unários n.................................99
7.4.3-Circuito do Operador COMPLEMENTO.......................107
7.4.4- Circuito da porta lógica AND paraconsistente...............109
7.4.5- Circuito da porta lógica OR paraconsistente..................110
CAPÍTULO 8 - RESULTADOS DAS SIMULAÇÕES DOS CIRCUITOS
DAS PORTAS LÓGICAS PARACONSISTENTES
8.1 -Introdução......................................................................................114
8.2 - Resultados das simulações...........................................................115
8.2.1 - Operadores unários n........................................................117
8.2.2 - Operador COMPLEMENTO...........................................125
8.2.3 - Porta lógica AND paraconsistente....................................126
8.2.4 - Porta lógica OR paraconsistente.......................................130
8.3 - Conclusões..................................................................................135
8.4 - Referências bibliográficas...........................................................137
8
RESUMO
Neste trabalho é apresentada uma nova família de portas lógicas digitais projetadas
para receber e responder a sinais lógicos interpretados a partir da semântica das lógicas
Paraconsistentes Anotadas. As Lógicas Paraconsistentes pertencem ao grupo das chamadas
lógicas não-clássicas e diferem das lógicas convencionais por aceitarem a existência de
sinais contraditórios ou inconsistentes de um modo não trivial.
Nas lógicas paraconsistentes estas contradições ou inconsistências são
convenientemente tratadas, produzindo como resultante o sinal que mais se aproxima do
verdadeiro, dando a este, um certo grau de crença ou valoração.
As portas lógicas e os circuitos aqui apresentados, foram projetados especialmente
para que traduzam em sinais lógicos eletrônicos, os estudos desenvolvidos das lógicas
paraconsistentes: a “ Lógica Paraconsistente Anotada” e a “Lógica Paraconsistente Cn” .
Demonstra-se que os circuitos das portas lógicas paraconsistentes que foram
projetados são plenamente compatíveis a qualquer circuito que utilize a lógica
convencional binária. Portanto, os circuitos implementados com a Lógica Paraconsistente
não têm a pretensão de substituir os circuitos eletrônicos digitais convencionais, mas, a sua
principal aplicabilidade é nos casos em que a lógica binária se torna ineficiente, ou até
mesmo impossível de ser aplicada. A “compatibilidade” da Lógica Paraconsistente com a
lógica convencional binária possibilita o funcionamento em harmonia dos dois sistemas
digitais: o binário e o paraconsistente.
Com base na interpretação teórica da Lógica Paraconsistente Anotada foram
extraídas as tabelas-verdades, possibilitando que fossem implementados os circuitos das
portas lógicas paraconsistentes básicas. Estas portas lógicas primitivas foram denominadas
de: Operadores n, Operador COMPLEMENTO Paraconsistente, Conectivo AND
Paraconsistente e Conectivo OR Paraconsistente.
Utilizando-se as portas lógicas primitivas aqui implementadas é apresentado um
circuito, denominado Módulo Analisador Paraconsistente (MAP), que trata os sinais
paraconsistentes, conforme a proposta teórica básica das Lógicas Paraconsistentes
Anotadas. Este circuito é projetado utilizando-se principalmente das portas lógicas
primitivas.
Com a aplicação dos circuitos das portas lógicas paraconsistentes abrem-se
possibilidades de se projetar circuitos mais complexos, tratando convenientemente as
inconsistências que sempre aparecem em sistemas lógicos digitais.
Todos os circuitos aqui apresentados foram projetados utilizando-se a técnica full
custom para um processo digital CMOS de 1,2 µ m, e as simulações foram feitas para o
funcionamento numa freqüência típica de 50 Mhz.
9
ABSTRACT
In this work a new family of digital logic gate circuits designed to receive and to
answer logic signals based on the Paraconsistent Annotated Logic semantics is presented.
The Paraconsistent logic belongs to the group of the so-called non-classical logic,
which is different from classical logic, because it allows in its structure inconsistent signals
in a non trivial manner.
In Paraconsistent logics the contradiction or inconsistency is treated and results in
one signal very close to the true signal, together with a measurement of the degree of belief
on the result.
The logic gate and circuits presented were especially designed to translate into
electronic logic signals the studies of a the “Paraconsistent Annotated Logic” and
“Paraconsistent Logic Cn”.
The logic gate circuits here presented were quite compatible with any circuit that
uses the usual logic. Therefore, these designed circuits with Paraconsistent logic, do not
intend to substitute the digital electronic circuits, on the contrary, the main application is
where the binary logic is not adequate or even impossible to apply.
By using Annotated Paraconsistent Logic the true-tables were extracted for the
implementation of the circuits of the Paraconsistent logic gates. The primitive
Paraconsistent logic gates were named: Operator n, Operator COMPLEMENT,
Paraconsistent Connective OR and Paraconsistent Connective AND.
One circuit named Paraconsistent Analyzer Module (PAM), was designed with these
basic Paraconsistent logic gates. This module (PAM) deals the signals in agreement with
the proposal of the Annotated Paraconsistent Logic.
Paraconsistent logic circuits have great possibility of use in complex systems to
process inconsistent signals, which are very common in everyday applications.
Every circuit presented was designed with a CMOS 1,2 µ m digital process and the
simulations were made for a typical frequency of 50 MHz.
10
CAPÍTULO 1 - APRESENTAÇÃO
1.1 - INTRODUÇÃO
Nos grandes centros industriais é grande a necessidade dos constantes aumentos da
produção e melhora na qualidade dos produtos manufaturados. As metas de bom
desempenho só são alcançadas através do avanço tecnológico, o que se traduz por meio de
uma crescente automação das máquinas.
Os bons resultados obtidos, face a esta demanda, devem-se em grande parte aos
avanços nas pesquisas e na aplicação da tecnologia que abrange as áreas de Robótica e
Inteligência Artificial.
Portanto, é clara a necessidade cada vez maior que o Brasil entre rapidamente no
processo de incrementar pesquisas nesta área, ou corre o risco de ficar definitivamente fora
desta nova revolução industrial.
11
É de extrema importância direcionar os esforços as pesquisas, tanto nas formas de
aplicação e implementação dos circuitos eletrônicos, como no intuito de se encontrar novos
processos tecnológicos.
A partir destas considerações definiu-se o objetivo deste trabalho, que é justamente
direcionado para pesquisa na área de eletrônica digital.
Os trabalhos prévios para a elaboração desta dissertação foram iniciados a partir do
curso “Introdução às Lógicas não-Clássicas”. Este curso faz parte do currículo para
obtenção dos créditos no programa de Pós-graduação Poli-USP, e como o próprio título
esclarece, aborda os estudos das lógicas não convencionais.
Entre os vários tipos de lógicas não-Clássicas estudadas, encontram-se as “Lógicas
Paraconsistentes”.
A pesquisa das lógicas Paraconsistentes teve até o momento um carácter
estritamente acadêmico, exceções feitas aos estudos da sua aplicabilidade demonstrada na
área de computação pela implementação dos sistemas computacional “Paralog” [18] e
“Paralog_e” [ 33 ]. Sendo assim, o trabalho desta dissertação, ao que se sabe, é o primeiro
que orienta as pesquisas para a sua aplicabilidade em têrmos de hardware.
1.2- OBJETIVOS DO TRABALHO
Estudar a Lógica Paraconsistente e sua aplicabilidade em circuitos eletrônicos
digitais.
Implementar blocos primitivos de Portas lógicas baseadas na Lógica
Paraconsistente Anotada .
Analisar o desempenho e funcionamento das portas lógicas paraconsistentes
utilizando programas computacionais simuladores de circuitos digitais .
Iniciar o desenvolvimento de circuitos eletrônicos e dispositivos específicos que
12
utilizem lógica paraconsistente, permitindo que pesquisas posteriores venham a
resultar em projetos de dispositivos mais complexos.
1.3 - JUSTIFICATIVA DA ELABORAÇÃO DA PESQUISA
Este trabalho se justifica, principalmente, por ser o pioneiro nesta área de lógicas
paraconsistentes. De uma maneira geral se propõe a :
I - Obtenção de significativo avanço nas pesquisas da aplicabilidade das lógicas
paraconsistentes em circuitos digitais, como complemento da lógica binária .
II -Obter blocos lógicos primitivos que respondam as tabelas-verdades
fundamentadas na lógica paraconsistente, abrindo possibilidades de aplicações futuras em
circuitos digitais que requeiram maior complexidade.
III - Expandir a aplicação da lógica paraconsistente em circuitos eletrônicos digitais
demonstrando a vantagem desta aplicação em partes do sistema onde a lógica binária é
inoperante.
IV -Comprovar a aplicabilidade da lógica Paraconsistente em sistemas lógicos
digitais, abrindo caminho para investigações mais amplas, o que concorrerá para um avanço
na tecnologia que trata de Sistemas Lógicos, Robótica e Inteligência Artificial.
13
1.4 - ORGANIZAÇÃO DO TRABALHO
O texto desta dissertação é organizado da seguinte forma:
CAPÍTULO 2 - INTRODUÇÃO E NOTA HISTÓRICA
Este capítulo apresenta uma introdução onde é exposta a origem dos estudos das
lógicas paraconsistentes. Neste capítulo também se descreve históricamente, de modo
resumido, como foi desenvolvida a teoria da Lógica Paraconsistente, bem como uma breve
menção aos cientistas que a idealizaram.
CAPÍTULO 3 -APRESENTAÇÃO DA LÓGICA PARACONSISTENTE .
Neste capítulo é apresentado um resumo das principais equações que moldam a
Lógica Paraconsistente Anotada. É dada uma idéia parcial dos estudos matemáticos que
estruturam a Lógica Paraconsistente Anotada. As equações e a semântica apresentadas
sucintamente neste capítulo são suficientes para se fazer a extração das tabelas-verdades
para implementação das portas lógicas paraconsistentes.
CAPÍTULO 4 - EXTRAÇÃO
DAS
TABELAS-VERDADES
A
PARTIR
DA
LÓGICA
PARACONSISTENTE ANOTADA.
Este capítulo apresenta o método para a obtenção das tabelas-verdades dos blocos
primitivos da Lógica Paraconsistente, utilizando-se das equações e do raciocínio
matemático intuitivo apresentado no capítulo 2. Todas as tabelas-verdades dos principais
blocos lógicos estão expostas neste capítulo.
14
CAPÍTULO 5 - IMPLEMENTAÇÃO DOS CIRCUITOS DAS PORTAS LÓGICAS
PARACONSISTENTES.
Neste capítulo são apresentados todos os diagramas dos circuitos das portas lógicas
primitivas.
As portas lógicas:
Operadores n,
Operador COMPLEMENTO
Paraconsistente, Conectivo AND Paraconsistente e Conectivo OR Paraconsistente têm os
seus funcionamentos descritos.
CAPÍTULO 6 - EXEMPLO DE
APLICAÇÕES
DAS
PORTAS LÓGICAS
PARACONSISTENTES .
Neste capítulo é apresentado um circuito composto por blocos lógicos primitivos
Paraconsistentes implementados no capítulo 5. O circuito projetado é denominado Módulo
Analisador Paraconsistente (MAP), cujo funcionamento obedece a teoria básica da Lógica
Paraconsistente Anotada.
CAPÍTULO 7 - PROJETO
E CONSTRUÇÃO
DAS
PORTAS
LÓGICAS
PARACONSISTENTES.
Este capítulo apresenta os principais aspectos do projeto das portas lógicas
paraconsistentes, mostrando as características construtivas e os layouts obtidos a partir do
detalhamento dos circuitos mostrados no capítulo 5.
CAPÍTULO 8 - RESULTADOS
DAS
SIMULAÇÕES
DOS
CIRCUITOS DAS
PORTAS LÓGICAS PARACONSISTENTES
Os resultados obtidos através de simulações e os layouts das portas lógicas são
apresentados neste capítulo. Os gráficos provenientes das simulações foram obtidos
utilizando o software AIM-SPICE 1.5a.
No final deste capítulo são apresentadas as conclusões finais, onde se discute as
limitações e projeções para futuras pesquisas originadas por este trabalho.
15
CAPÍTULO 2 -
INTRODUÇÃO E NÓTA HISTÓRICA
2.1- INTRODUÇÃO
Os circuitos eletrônicos utilizados em sistemas digitais, funcionam baseados na
lógica binária, desde a época em que foram primeiramente projetados.
As primeiras máquinas eletromecânicas construídas na década de 40, precursoras
dos atuais computadores eletrônicos, já utilizavam o sistema binário porque com apenas
dois símbolos podiam efetuar seus cálculos. Esta particularidade da lógica binária facilita a
sua representação por sinais elétricos.
Com o aparecimento dos dispositivos semicondutores, por volta de 1950, ocorreu
um aumento significativo de projetos de circuitos digitais que utilizam a lógica binária. Este
aumento deve-se principalmente ao fato dos dispositivos semicondutores, utilizados nos
16
circuitos digitais serem facilmente polarizados e transformados em chaves do tipo On-Off .
Estas chaves em determinado momento deixam passar corrente elétrica, e no instante
seguinte podem impedir a passagem da corrente.
Nos sistemas digitais encontramos sinais variáveis que são especiais, porque só
podem assumir dois valores possíveis. Idealmente considera-se que as transições que
ocorrem entre estes dois valores, são tão abruptas, que não existe nenhum outro valor
intermediário. Portanto, as palavras “Falso” (F) e “Verdadeiro” (V) são usadas para definir
estes dois valores.
O sinal verdadeiro é em geral representado por um certo nível de tensão (V1) de
polaridade positiva, e o sinal falso é representado por um nível de tensão (V2) de
polaridade negativa. A lógica que adota esta convenção é chamada de lógica binária
positiva.
A lógica clássica ou lógica convencional elabora o cálculo proposicional utilizandose de valores binários que permitem obter com facilidade as tabelas-verdades do Conectivo
da Negação e dos Conectivos AND e OR das sentenças lógicas [30].
A lógica clássica foi convenientemente tratada e formulada algebricamente,
apresentando resultados satisfatórios, e como é plenamente sabido, isto permitiu a
implementação e elaboração de projetos de sistemas lógicos binários de grande porte e alto
desempenho.
No entanto, há algumas situações onde a lógica clássica não é capaz de tratar
adequadamente os sinais lógicos envolvidos. Uma destas situações relevantes é quando
aparecem sinais conflitantes nas entradas de um circuito lógico. Nestes casos, os circuitos
lógicos que utilizam a lógica binária, ficam impossibilitados de qualquer ação e não podem
ser aplicados.
Um caso muito comum é quando um sinal que é esperado como verdadeiro se
apresenta como falso, criando uma situação de inconsistência nas entradas do circuito. O
circuito binário, que trabalha com apenas dois estados de saída não tem condições de
apresentar uma resposta satisfatória,
optando quase sempre por um desligamento do
sistema, ou travando-o, para em seguida acionar um alarme.
17
Por conseguinte, necessitamos buscar sistemas lógicos em que se permitam
manipular diretamente o conceito de contradição.
A lógica paraconsistente, que admite proposição com valores lógicos contraditórios
como válidos, apresentada nos estudos da “Lógica Paraconsistente Anotada” [14] e na
“Lógica Paraconsistente Cn” [16] é aplicável nestes casos, além de ser plenamente
compatível com a lógica convencional ou binária.
O objetivo central deste trabalho é estudar a aplicabilidade da Lógica
Paraconsistente Anotada e da Lógica Paraconsistente Cn , em questões de teoria dos
circuitos eletrônicos onde justamente ocorram inconsistências em circuitos. Como
resultado, foram obtidos circuitos que tratam das situações de inconsistências. Estes
circuitos funcionam com sinais lógicos que respondem as sinais inconsistentes, conforme
estabelecidos
pelas
Lógicas
Paraconsistentes,
mais
especificamente
as
Lógicas
Paraconsistentes Anotadas.
2.2- NOTA HISTÓRICA
Conforme a classificação dada em [4 ], o estudo geral da Lógica se divide em dois
grandes campos, a saber: a Lógica Dedutiva e a Indutiva. O campo da Lógica Dedutiva
inclui dois tipos de lógicas: as Lógicas Clássicas e as não-Clássicas. O ramo das Lógicas
não-Clássicas por sua vez se divide no grupo das lógicas complementares da Clássica e no
grupo das lógicas rivais ou heterodoxas.
18
As Lógicas Polivalentes (multivaloradas), as Lógicas Difusas (Fuzzy) e as Lógicas
Paraconsistentes, pertencem ao grupo das lógicas rivais ou heterodoxas, e estão atualmente
sendo objetos de grande interesse nos principais centros de pesquisas [ 27 ].
O principal objetivo nestas pesquisas é a aplicação de uma lógica que difere em
muitos aspectos da lógica convencional. Em alguns casos, procura-se uma lógica que seja
aplicável naquelas áreas onde a lógica clássica não se apresenta de modo eficiente, e até
mesmo em áreas onde a lógica convencional seja impossibilitada de ser aplicada por ser
uma lógica binária.
As Lógicas Paraconsistentes têm atraído a atenção de um número crescente de
pesquisadores com o objetivo de equacionar suas sintaxes e semânticas. Como resultado,
vários trabalhos de carácter teóricos sobre as lógicas paraconsistentes foram publicados
conforme atesta as referências bibliográficas no final deste trabalho.
As Lógicas Paraconsistentes têm como característica principal a aceitação de
proposições conflitantes ou contraditórios. Portanto, um sinal lógico pode ser admitido
como verdadeiro apesar de se apresentar como falso. Quando o circuito receber dois sinais
logicamente diferentes, onde deveriam ser iguais, deve-se analisar suas anotações e tomar
uma decisão, estabelecendo-se qual é o valor lógico do sinal verdadeiro evitando a
paralização do sistema.
Esta análise é feita basicamente através de consultas a outras fontes, para que
se verifique a veracidade das informações, apresentando como resultado um sinal que
expresse a situação verdadeira acompanhado com um certo grau de crença simbolizado por
anotações.
A aplicabilidade prática da lógica paraconsistente resulta numa análise profunda no
ponto de vista da engenharia eletrônica no que tange a vários fatores, como: potência
dissipada do circuito, área útil e dimensões do circuito integrado (CI), juntamente com a
potenciabilidade de aplicações em sistemas eletrônicos digitais.
Dentro da família das Lógicas Paraconsistentes temos dois importantes estudos. São
os “Sistemas Cn , 1 ≤ n <
ω”,
introduzidos por da Costa [15] e as “Lógicas Anotadas
Paraconsistentes” [ 6 ], estudadas principalmente por da Costa, Subrahmanian, Abe, Vago
19
e outros. Os projetos dos circuitos das portas lógicas paraconsistentes, são originados dos
resultados apresentados principalmente nestes dois trabalhos.
Os precursores do estudo da Lógica Paraconsistente foram :
Nikolaj A. Vasil’év, nascido na Rússia em 1860 e Jan Lukasiewics, nascido na
Polônia em 1878 .
Independentemente, os dois publicaram em 1910 trabalhos aos quais tratavam da
possibilidade de uma lógica que não eliminasse, ab initio, as contradições. No entanto estes
estudos, no que se refere à paraconsistência, se restringiram à lógica aristotélica tradicional .
Em 1948 e 1954 o lógico polonês S.Jàskowski (1906-1963) e o brasileiro Newton
C.A.da Costa (1929-
), respectivamente, embora independentemente, edificaram a
Lógica Paraconsistente.
S.Jàskowski formalizou um cálculo proposicional paraconsistente denominado
Cálculo Proposicional Discursivo.
O lógico brasileiro Newton C. A. da Costa desenvolveu vários sistemas
paraconsistentes contendo todos os níveis lógicos usuais: cálculo proposicional , cálculo de
predicados, cálculo de predicados com igualdade, cálculo de descrições e linguagem de
ordem superior ( na forma de teoria dos conjuntos). Referências para esta parte são [16
] e [17 ].
Em 1976 o filósofo peruano Francisco Miró Quesada introduziu o nome
Paraconsistente a estes estudos, sendo rapidamente adotado pela comunidade científica
mundial.
Em 1992 o lógico brasileiro J. M. Abe apresentou na Universidade de São Paulo
um estudo aprofundado com resultados relevantes da lógica paraconsistente anotada Qτ ,
com a tese “Fundamentos da Lógica Anotada” [1 ].
Em 1996 é apresentado por B. C. Ávila uma aplicação da Lógica Paraconsistente em
sistemas de Frames com a implementação de um raciocinador de herança denominado
Paralog_e [8].
Também em 1996,
J.P.Almeida Prado implementou uma arquitetura para
Inteligência Artificial Distribuída baseada em Lógica Paraconsistente Anotada [33].
20
Como pode ser verificado nas referências bibliográficas no final deste trabalho,
existem inúmeras publicações de âmbito internacional envolvendo resultados de pesquisas
em Lógica Paraconsistente, demonstrando que hoje em dia este é um tema de pesquisa
corrente entre muitos investigadores de renome mundial.
Devido ao significativo crescimento da importância desses estudos, em meados de
1997 vai acontecer o primeiro congresso mundial sobre Lógica Paraconsistente na
Universidade de Ghent, na Bélgica.
Neste congresso serão apresentados os mais recentes resultados de diversas
pesquisas desenvolvidas na área da Lógica Paraconsistente, inclusive os resultados do
presente trabalho [21] e [22].
21
CAPÍTULO 3 - APRESENTAÇÃO DA LÓGICA PARACONSISTENTE
3.1- A LÓGICA PARACONSISTENTE
Neste capítulo apresenta-se um resumo da linguagem formal que compõe a Lógica
Proposicional Paraconsistente Anotada (Pτ ). A teoria aqui apresentada, de forma sucinta
contém as principais definições, e é suficiente para a elaboração das tabelas-verdades dos
blocos lógicos primitivos paraconsistentes. Em [1] é feito um amplo estudo destas lógicas
onde o autor demonstrou teoremas de correção e completeza para os cálculos Qτ
(lógicamente de primeira ordem), e é utilizado como principal referência para as notações e
convenções utilizadas neste trabalho.
Como o trabalho está fortemente baseado no conceito de paraconsistência é
conveniente a apresentação de algumas considerações sobre estas lógicas.
Comecemos com as seguintes definições: seja T uma teoria fundada sobre uma
lógica L , e suponha-se que a linguagem de L e T contenha um símbolo para a negação (se
houver mais de uma negação, uma delas deve ser escolhida, pelas suas características
22
matemáticas ). A teoria T diz-se inconsistente se ela possuir teoremas contraditórios, i.e.,
tais, que uma é a negação da outra; caso contrário, T diz-se consistente . A teoria T diz-se
trivial se todas as fórmulas de L ( ou todas as fórmulas fechadas de L ) forem teoremas de
T; em hipótese contrária, T chama-se não trivial.
As seguintes definições são importantes para o entendimento da proposta
apresentada neste trabalho. São elas :
Uma lógica L chama-se Paraconsistente se puder servir de base para teorias
inconsistentes mas não-triviais [16].
Uma lógica L é chamada de Paracompleta se ela puder ser a lógica subjacente a
teorias nas quais se infringe a lei do terceiro excluído na seguinte forma: de duas
proposições contraditórias, uma delas é verdadeira.
De modo preciso, uma lógica se diz paracompleta se nela existirem teorias nãotriviais maximais às quais não pertencem uma dada fórmula e sua negação.
Finalmente, uma lógica L denomina-se Não-Alética se L for Paraconsistente e
Paracompleta.
Verifica-se que, a não adequação da Lógica Clássica ao tratamento das
inconsistências deve-se ao fato de que na Lógica Clássica, se T é uma axiomatização de
uma teoria inconsistente, então toda a fórmula F da linguagem subjacente a tal teoria é uma
consequência lógica de T.
É facilmente demonstrável que a presença de uma contradição na Lógica Clássica,
trivializa qualquer teoria baseada na lógica clássica. Por conseguinte, a Lógica Clássica é
impotente para manipular diretamente o conceito de inconsistência, não podendo fazer um
tratamento não trivial na presença de contradições
No entanto, a inconsistência, que se pode apresentar como a discordância entre duas
propostas, é de extrema importância, porque pode trazer informações que não podem ser
desprezadas [33]. A existência da inconsistência é que induz ao sistema buscar novas
informações ou evidências, por exemplo, consultar outros informantes, resultando numa
conclusão mais adequada.
A busca de novas evidências até que as dúvidas causadas pela inconsistência sejam
diluídas transforma o sinal resultante em um sinal extremamente confiável.
23
Baseados nos conceitos das definições apresentadas, fica claro que os circuitos
eletrônicos digitais, funcionando com base na Lógica Paraconsistente Anotada, melhoram a
precisão nas respostas, evitando por exemplo erros ou paralisação de suas atividades,
causados pelo aparecimento de sinais inconsistentes ou contraditórios .
Portanto, a aplicação da lógica paraconsistente tem como objetivo principal, a
melhora no desempenho de circuitos lógicos utilizados em várias áreas da engenharia
eletrônica, principalmente sistemas digitais de Inteligência Artificial, onde é comum se
deparar em situações em que dois sinais de valores lógicos distintos são verdadeiros, mas
não se tem certeza no que se refere às conclusões que deverão ser tomadas pelo circuito.
Em [ 11 ] são apresentados vários exemplos de aparecimento de sinais contraditórios nesta
área.
3.2- A LÓGICA PARACONSISTENTE ANOTADA Pτ
Em [ 1 ] é feito um estudo aprofundado com demonstrações exaustivas, onde se tem
um apanhado geral sobre a Lógica Paraconsistente Anotada, inclusive com muitos
exemplos ilustrativos de inconsistências em vários campos, principalmente na área da
Ciência da Computação.
Nesta seção é apresentado um resumo da linguagem e o vocabulário que compõem a
Lógica Proposicional Paraconsistente Anotada (Pτ ) com base na referência acima.
Esta apresentação de forma sucinta, com as principais definições é suficiente para
ser utilizada na elaboração das tabelas-verdades dos blocos lógicos primitivos. Para um
estudo mais completo, ver referência [1] já citada.
Inicialmente, fixamos um reticulado finito denominado de reticulado de valoresverdade, τ = < | τ | , ≤ > . Como se sabe, τ é um reticulado se :
1.
∀x ,
2.
Se x ≤ y
x≤x
(reflexividade).
e y ≤ x ⇒ x = y ( anti-simetria).
24
e y ≤ z ⇒ x ≤ z ( transitividade ).
3.
Se x ≤ y
4.
∀ x , y ∈ |τ | , existe o supremo de x e y que denotamos por x
5.
∀x , y ∈ |τ | , existe o ínfimo de x e y que denotamos por x ∧ y .
y.
Associamos a este reticulado os seguintes símbolos :
,
que indica o mínimo de τ ;
,
que indica o máximo de τ .
A representação de um reticulado finito se faz usualmente através do diagrama de
Hasse [ 2 ]; por exemplo :
= inconsistente
0 = Falso
1= verdadeiro
= desconhecido
Figura 3.1 - Reticulado finito “quatro”.
Fixamos, também, um operador :
~ : |τ | → |τ |
que terá, intuitivamente o “significado” da negação da lógica Pτ .
No exemplo anterior ele define-se como :
25
~(1)= 0
~(0)= 1
~(T)=T
~ (⊥ ) = ⊥
A linguagem de Pτ é composta do seguinte vocabulário :
1) Variáveis proposicionais: p1 , p2 , p3 , ... , pn ,...
2) Conectivos lógicos:
( Negação)
∧ ( Conjunção ou “E” )
∨ ( disjunção ou “OU” )
→ ( Implicação )
3) Constantes anotacionais: θ , λ , µ ,... (elementos do reticulado τ ).
4) Símbolos auxiliares : ( , ) .
As fórmulas de Pτ são definidas pela seguinte definição indutiva generalizada:
1- Se p é uma variável proposicional e λ é uma constante anotacional, então p λ
26
é uma fórmula (atômica).
2- Se A é uma fórmula então
A é uma fórmula .
3- Se A e B são fórmulas, então A ∧ B ,
A ∨ B e A → B são fórmulas.
4 - Uma expressão é uma fórmula se e somente se for obtida pela aplicação de uma
das cláusulas 1 , 2 , ou 3 acima.
A fómula
A é lida como “A negação de A”.
A fómula A ∧ B é lida como “A conjunção de A e B ”.
A fómula A ∨ B é lida como “A disjunção de A e B ”.
A fómula A →B é lida como “A implicação de B por A”.
Intuitivamente uma fórmula atômica
pµ
é lida como: “creio na proposição p
com grau de Crença de no máximo µ , ou até µ ( ≤ µ ).
Se p é uma letra proposicional e µ ∈ |τ |, então uma fórmula atômica do
tipo
k
p µ onde , k ≥ 0, denomina-se hiper-literal ( ou simplesmente literal ). As demais
fórmulas denominam-se fórmulas complexas.
O estudo da semântica das lógicas Pτ é apresentado de modo resumido da seguinte
forma:
Interpretação
Uma interpretação relativa às lógicas Anotadas Pτ é uma função I: P → |τ |
(onde P é o conjunto das variáveis proposicionais).
27
A cada interpretação I, associamos uma valoração, V I : F →{ 0 ,1 }, onde F é o
conjunto de todas as fórmulas.
A valoração V I é definida indutivamente por:
1) Se p é uma letra proposicional, então:
⇔ I (p) ≥ µ
VI ( p µ ) = 1
VI ( p µ )
VI (
k
⇔ I (p ) ≥ µ
=0
p µ ) = VI (
k -1
p~ µ ) onde , k ≥ 1
2) Se A e B são fórmulas quaisquer, então:
VI (A →B) = 1 se e somente se VI (A) = 0 ou VI (B) = 1
VI (A ∧ B ) = 1 se e somente se VI (A) = 1
VI (A ∨ B ) = 1 se e somente se
e VI (B) = 1
VI (A) = 1 ou
VI (B) = 1
Definições
Uma interpretação relativa a Pτ ,
p ∈ P
e
µ ∈|τ |
I : P → | τ | se diz inconsistente se existir
tal que:
VI (p µ ) = 1 = VI (
Uma interpretação relativa a Pτ , I : P → | τ |: se diz
p ∈ P e µ ∈ |τ |
tal que:
VI (p µ ) = 0
28
pµ)
não-trivial se existir
Uma interpretação relativa a Pτ , I :
P → | τ |: se diz paraconsistente se for
inconsistente e não-trivial.
A lógica Pτ se diz Paraconsistente se ela admitir uma interpretação paraconsistente.
A Lógica Paraconsistente apresenta nas suas valorações as características de uma
Lógica de Multivalores. Portanto, de acordo com os estudos apresentados por Rosser
&Turquette[38],
fica demonstrado que uma lógica multivalorada é funcionalmente completa
se existirem as funções unárias definidas como:
R
se x = k
0
se x = k
Jk (x) =
Onde: R é o valor distinguido.
29
CAPÍTULO 4 -ELABORAÇÃO DAS TABELAS-VERDADES A
PARTIR DA LÓGICA PARACONSISTENTE
ANOTADA
4.1- ELABORAÇÃO DAS TABELAS-VERDADES
As Lógicas Anotadas são lógicas paraconsistentes, e em geral paracompletas e nãoaléticas.
A partir da teoria das Lógicas Paraconsistentes Anotadas apresentada de modo
sucinto no capítulo 3, é feita a extração das tabelas-verdades, possibilitando assim, a
elaboração dos circuitos das principais funções lógicas paraconsistentes.
Um reticulado de Hasse como o proposto por Anand, Subrahmanian e Flog [6] é
apresentado conforme se segue:
Seja um reticulado finito τ = <|τ |, ≤ >, onde :
|τ |= { ⊥ ,t , f, lt, lf ,T}.
reticulado representam :
⊥
⇒
Indefinido
t
⇒
Verdadeiro
f
⇒
Falso
30
As constantes anotacionais do
lt
⇒
Quase - verdadeiro
lf
⇒
Quase - falso
T ⇒
Sobre-definido
Em uma lógica de 6 anotações,
pode ser visto de forma intuitiva como
inconsistente. A ordem ≤ subjacente é representada pelo diagrama de Hasse [6] conforme
figura a seguir:
Figura 4.1 - Diagrama de Hasse - reticulado “seis”.
~ : |τ | → |τ | ;
Considera-se, também, um operador unitário
segue pode ser imediatamente adaptada a um reticulado finito arbitrário.
O operador
~ : |τ | → |τ |
define-se como:
~(
~(
t ) = f ;
f ) = t
~ ( lf )
;
= lt ;
~ ( lt ) =
31
lf ;
a exposição que se
~(
~
⊥ ) =⊥
;
(T) = T
; onde o símbolo
~
tem o
significado de negação, como já se observou.
Em [ 43 ] as anotações são interpretadas como evidências. As evidências possuem
um papel importante na tomada de decisão quando o circuito recebe informações
contraditórias. Em um circuito de Inteligência Artificial, por exemplo, deve-se levar em
conta todas as possibilidades ou evidências antes de se tomar uma decisão.
No raciocínio evidêncial dois valores são associados a uma anotação do reticulado.
O primeiro valor representa a evidência favorável à proposição p, e o outro a evidência
contrária à proposição p.
A definição para as anotações e para o operador
Se p é uma fórmula básica e o operador
~ [( µ 1 , µ 2 )] = ( µ 2 , µ 1 )
~
é apresentada a seguir.
~ : |τ | → |τ | é definido como:
onde,
µ 1 , µ 2 ∈ { x ∈ ℜ | 0 ≤ x ≤ 1}, considera-se [ µ 1 , µ 2 ] como
uma anotação de p .
As coordenadas µ 1 e µ 2 podem ser lidas como “o grau de crença atribuído a p ”
e o “grau de descrença atribuído a p ”, respectivamente.
Neste trabalho, para melhor facilidade de manipulação dos sinais lógicos,
envolvidos nos circuitos eletrônicos, optou-se pela utilização de anotação de “uma”
coordenada.
Portanto, a anotação atribuída à proposição é composta por um único
elemento µ . Este elemento representará o grau de crença que será atribuído à proposição.
Com isto, o grau de descrença ficará subentendido como sendo o complemento do
grau de crença.
O circuito eletrônico reconhecerá o sinal da valoração da fórmula proposicional
como “verdadeiro” ou “falso” pela análise do sinal lógico do grau de crença, da seguinte
forma :
p (0) ⇒ O sinal da valoração da fórmula proposicional é Falso.
32
p(1/4) ⇒ O sinal da valoração da fórmula proposicional é Quase-falso .
p(1/2) ⇒ O sinal da valoração da fórmula proposicional é Indeterminado .
p(3/4) ⇒ O sinal da valoração da fórmula proposicional é Quase-verdadeiro.
p(1) ⇒ O sinal da valoração da fórmula proposicional é Verdadeiro.
p ( ) ⇒ O sinal da valoração da fórmula proposicional é Inconsistente
Nos limites, a valoração da fórmula proposicional é verdadeira, se o grau de crença
atribuída à proposição p for de valor “1”.
Por outro lado, a valoração da fórmula
proposicional é falsa, se o grau de crença atribuída à proposição p for de valor “0”.
Contudo, na prática, pode-se considerar o caso em que o circuito eletrônico analisa
apenas a anotação, e como resultado atribui-se um valor lógico à fórmula proposicional, da
seguinte forma :
Anotação
valoração da fórmula proposicional
0
sinal lógico
0
1/4
sinal lógico
1/4
1/2
sinal lógico
indeterminado
3/4
sinal lógico
3/4
1
sinal lógico
1
sinal lógico
inconsistente
A anotação ou grau de crença apresenta valores entre 0 e 1, portanto, aos valores
lógicos maiores que 1/2, se atribuirá uma conotação de “verdade” à valoração da fórmula
proposicional, e aos valores lógicos menores que 1/2 se atribuirá uma conotação de
“falsidade”.
Para que seja efetuada uma negação no sinal da valoração da fórmula proposicional,
basta fazer o complemento usual da anotação, ou seja, subtraído de 1.
33
Considerando-se o que foi exposto até agora, trataremos o valor lógico
paraconsistente sendo modelado por ( p , v ), onde :
p
⇒ proposição atômica
v
⇒ anotação ou grau de crença
Denominamos de valor lógico paraconsistente o sinal constituído do par ( p , v ),
que será interpretado pelo circuito eletrônico conforme determinadas características
elétricas.
Para elaboração das tabelas-verdades vamos utilizar semânticas paraconsistentes
denominadas de semânticas de maximização.
Nestas semânticas de maximização, a proposição p será verdadeira se o valor
máximo que o grau de crença v confere a p é 1. A negação de p será verdadeira se o
valor mínimo de p em v for 0.
Tratando a proposição e os graus de credibilidade que lhe são atribuídos como
sinais lógicos teremos a seguinte equivalência:
Proposição
p ⇒ verdadeiro = 1
p ⇒ falso
=0
anotação v
0 ≤ grau de crença
≤1
grau de descrença = 1 - grau de crença
A utilização de uma única anotação facilita a manipulação dos sinais lógicos pelo
circuito. Sendo assim, considera-se neste projeto a anotação atribuída à proposição
composta de um único elemento µ 1 .
O reticulado finito, proposto na figura 4.1, pode ser agora representado da seguinte
forma :
34
Figura 4.2 - Diagrama de Hasse - reticulado “seis” com valores lógicos paraconsistentes.
O reticulado com os valores lógicos paraconsistentes obedece a definição do diagrama de
Hasse, porque:
10 - O valor paraconsistente sobredefinido (
) representado como
anotação máxima, é um valor inconsistente, e intuitivamente é equivalente a um valor
maior que 1.
20 - O valor paraconsistente indefinido ( p, 1/2 ), representado como
anotação mínima, pode ser considerado ( 0 , 0 ).
Estas duas observações satisfazem plenamente a definição do diagrama de Hasse.
Os valores paraconsistentes do reticulado, também, satisfazem a negação porque:
~ (t)
= f
A negação de verdadeiro é falso.
Do reticulado com os valores lógicos paraconsistentes teremos:
~ (p,1)
35
= (p,0)
Considerando-se uma “identificação” da valoração da fórmula proposicional com a
proposição, pode-se afirmar que:
uma proposição de valor p com uma anotação de valor 1, é a negação de uma proposição
de valor p com uma anotação de valor 0.
~ (1,1)
= (1,0)
Podemos afirmar que:
uma proposição de valor “1” com 100% de crença (Verdade), é a negação de uma
proposição de valor “1” com 0% de crença (Falso).
A negação de falso é verdadeiro.
~ (1,0)
= (1,1)
Podemos afirmar que:
uma proposição de valor “1” com 0% de crença (falso), é a negação de uma proposição
de valor “1” com 100% de crença (verdadeiro).
~ ( lf ) = lt
A negação de quase-falso é quase-verdadeiro.
Do reticulado, com os valores lógicos paraconsistentes teremos:
~ (p,1/4)
uma proposição de valor “1” com
valor “1” com
= (p,3/4)
25% de crença, é a negação de uma proposição de
75% de crença, porque equivale a uma proposição “0”com 25% de
crença.
~ ( lt )
= lf
A negação de quase-verdadeiro é quase-falso .
Do reticulado, com os valores lógicos paraconsistentes teremos:
~ (p,3/4)
uma proposição de valor “1” com
= (p,1/4)
75% de crença, é a negação de uma proposição de
valor “1” com 25% de crença, porque esta equivale a uma proposição “0” com 75% de
crença.
~ (⊥ ) = ⊥
A negação de indefinido é indefinido.
Do reticulado, com os valores lógicos paraconsistentes teremos:
36
~ (p,1/2)
= (p,1/2)
Utilizando-se o mesmo processo de inversão das anotações pode-se afirmar que:
uma proposição de valor “0” com 50% de crença, é a negação de uma proposição de valor
“0” com 50% de crença.
~ (0,1/2)
= (0,1/2)
Neste caso, não se verifica mudanças no sinal lógico paraconsistente, tanto o valor
da proposição como o valores das anotações permanecem inalterados. Como a suas
anotações valem 1/2, tratam-se de sinais indefinidos, portanto, pode-se concluir que:
uma proposição de valor “0” com 50% de crença, equivale a uma proposição de valor
“1” com 50% de crença, satisfazendo a definição.
~ ( T) =T
A negação de sobre-definido é sobre-definido:
Como tratam-se de valores inconsistentes, as duas afirmações são verdadeiras. Isto
é: um valor “1” com grau de crença sobre-definido, é a negação de um valor “1” com
grau de crença sobre-definido.
Com isso é satisfeita a definição.
Neste modelo de reticulado pode-se acrescentar infinitas anotações. O acréscimo
destas anotações será limitado por condições físicas de projetos. Como exemplo, são
acrescentadas mais duas constantes anotacionais ao diagrama de Hasse as quais
denominamos:
llf → quase-quase falso
llt → quase-quase verdadeiro
Com a inclusão destas duas novas constantes anotacionais ao reticulado, o conjunto passa a
ser:
|τ | = { ⊥ ,t , f, lt, lf, llt, llf , }.
Cada constante anotacional tem agora as seguintes denominações :
⊥ ⇒
Indefinido
t
⇒
Verdadeiro
f
⇒
Falso
37
lt ⇒
Quase-verdadeiro
lf ⇒
Quase-falso
llt ⇒
Quase-quase verdadeiro
llf ⇒
Quase-quase falso
T
⇒
Sobre-definido ou inconsistente
O diagrama de Hasse com as novas contantes anotacionais fica da seguinte forma:
Figura 4.3 - Diagrama de Hasse - reticulado 8 .
O diagrama de Hasse da figura 4.3, com os respectivos valores paraconsistentes que
representam as constantes anotacionais, é apresentado na figura a seguir:
38
Figura 4.4 - Diagrama de Hasse - reticulado 8 -com valores lógicos paraconsistentes.
No diagrama de Hasse da figura 4.4, pelo “lado direito” temos os valores
paraconsistentes de proposição “falso”, portanto , representado pelo valor “0”. Pelo “lado
esquerdo” temos os valores paraconsistentes de proposição “verdadeiro”, representado pelo
valor “1”.
Verifica-se que o valor da anotação ou grau de crença, varia de um valor máximo de
1 até um valor mínimo de 1/2, pelo “lado esquerdo” (verdade), e pelo “lado direito” (falso)
os valores são o complemento.
Podem-se incluir N (infinitos) valores anotacionais diminuindo-se os intervalos
entre as valorações. O número N somente é limitado por características construtivas das
portas lógicas paraconsistentes.
No reticulado da figura 4.4 são definidos os valores paraconsistentes que expressam
equivalências como :
( 0 , 0 ) ≅ ( 1, 0 )
( 0 , 1/4 ) ≅ ( 1, 3/4 )
( 0 , 1/2 ) ≅ ( 1, 1/2 )
39
( 0 , 3/4 ) ≅ ( 1, 1/4 )
(1,0) ≅ (0,0)
( 1 , 1/4 ) ≅ ( 0 , 3/4 )
( 1 , 1/2 ) ≅ ( 0 , 1/2 )
( 1 , 3/4 ) ≅ ( 0 , 1/4 )
Com base no que foi proposto até agora e relacionando os valores das constantes
anotacionais com os valores paraconsistentes modelo ( p , v ), representados no reticulado
do diagrama de Hasse, podem-se enunciar as seguintes afirmativas :
1 - A valoração da fórmula proposicional representa-se por um valor
binário.
2 - A anotação ou grau de crença é um valor contido no intervalo
real fechado [ 0 , 1 ].
3 - A indeterminação na anotação (1/2) não define qual é o valor lógico
da fórmula proposicional.
4 - Dois valores iguais de fórmula proposicional que tem anotações
complementares são contraditórios (inconsistentes).
5 - Todas as vêzes que ocorrer inconsistência a anotação ou grau
de crença, atribui um valor resultante sobredefinido à fórmula proposicional.
6 - Uma complementação no sinal da anotação acarretará uma inversão
no sinal lógico da fórmula proposicional .
Outro meio de representar os valores lógicos paraconsistentes é através de um
diagrama, conforme a figura a seguir :
40
Figura 4.5 - Diagrama com valores lógicos paraconsistentes de anotação unitária.
Comparando-se dois sinais paraconsistentes originados de fontes distintas, teremos
4 situações de inconsistência. Este conflito de informação aparece quando os sinais se
apresentarem como :
1) Sinal 1 = (p, 0)
Sinal 2 = (p, 1)
2) Sinal 1 = (p, 1/4)
Sinal 2 = (p, 3/4)
3) Sinal 1 = (p, 1)
Sinal 2 = (p, 0)
4) Sinal 1 = (p, 3/4)
Sinal 2 = (p, 1/4)
41
A relação das constantes anotacionais da Lógica Paraconsistente Anotada com os
valores lógicos paraconsistentes obtidos através do modelo ( p,v ), nos permite a elaboração
das tabelas-verdades necessárias à implementação dos circuitos das portas lógicas
paraconsistentes.
A partir das propostas apresentadas, foram construídas as tabelas-verdades dos
Operadores n, Operador COMPLEMENTO e dos Conectivos AND ( ∧ ) e OR ( ∨ ).
4.2 -TABELAS-VERDADES DOS OPERADORES UNÁRIOS
n
Para os Operadores n as tabelas-verdades podem ser elaboradas a partir das
equações de Rosser-Turquette, apresentadas no capítulo 3, onde fica demonstrado que uma
lógica multivalorada subjacente é funcionalmente completa se satisfizer às funções unárias
definidas como:
R
se x = k
0
se x = k
Jk (x) =
Onde: R é o valor distinguido.
A saída será o valor destinguido “1” para um único valor paraconsistente aplicado
na entrada do circuito. Para todos os outros valores paraconsistentes aplicados na entrada a
saída do circuito será zero.
Quando uma entrada de valor lógico “0” apresenta na saída o valor distinguido “1”,
o circuito é denominado de Operador i.
Quando uma entrada de valor lógico “1/4” apresenta na saída o valor distinguido
“1”, o circuito é denominado de Operador j.
Quando uma entrada de valor lógico “1/2” apresenta na saída o valor distinguido
“1”, o circuito é denominado de Operador K.
Quando uma entrada de valor lógico “3/4” apresenta na saída o valor distinguido
“1”, o circuito é denominado de Operador L.
Quando uma entrada de valor lógico “1” apresenta na saída o valor distinguido “1”
o circuito é denominado de Operador m.
42
Quando uma entrada de valor lógico “T” apresenta na saída o valor distinguido “1”,
o circuito é denominado de Operador T.
Na figura 4.6 são apresentadas 6 tabelas-verdades relativas aos Operadores n
relacionados com o reticulado da figura 4.3. Os circuitos dos Operadores n são
implementados a partir destas tabelas.
Entrada
Operador k
Operador j
Operador i
Saída
Entrada
Saída
Entrada
Saída
0
1
0
0
0
0
1/4
0
1/4
1
1/4
0
1/2
0
1/2
0
1/2
0
3/4
0
3/4
0
3/4
1
1
0
1
0
1
0
0
0
Operador m
Operador T
0
Operador L
Entrada
Saída
Entrada
Saída
Entrada
Saída
0
0
0
0
0
0
1/4
0
1/4
0
1/4
0
1/2
1
1/2
0
1/2
0
3/4
0
3/4
0
3/4
0
1
0
1
1
1
0
0
0
1
Figura 4.6 - Tabelas-verdades dos Operadores unários n.
4.3 - TABELA-VERDADE DO OPERADOR COMPLEMENTO
Na figura 4.7 é apresentada a tabela-verdade do Operador COMPLEMENTO.
Como foi visto, quando se faz o complemento das anotações, se obtém uma inversão no
valor lógico da proposição.
43
O circuito do Operador COMPLEMENTO é implementado a partir desta tabela.
Saída
Entrada
0
1
1/4
3/4
1/2
1/2
3/4
1/4
1
0
Figura 4.7 - Tabela-verdade do Operador COMPLEMENTO.
4.4 -TABELA-VERDADE DA CONJUNÇÃO - CONECTIVO AND
No capítulo 3, onde é apresentado um resumo do estudo da Lógica Paraconsistente
Anotada de primeira ordem, o Conectivo AND se apresenta conforme a condição :
VI (A ∧ B) = 1 se e somente se VI (A) = 1 e VI (B) = 1
A partir desta condição (que é clássica), elaborada-se a tabela-verdade do Conectivo
AND.
Verifica-se que o sinal lógico de saída é sempre o menor sinal entre os que estão nas
entradas. A tabela-verdade do Conectivo AND é apresentada na figura 4.8.
44
Figura 4.8 - Tabela-verdade do Conectivo AND .
4.5 -TABELA-VERDADE DA DISJUNÇÃO - CONECTIVO OR
O Conectivo OR é caracterizado pela condição:
VI (A ∨ B) = 1 se e somente se VI (A) = 1 ou VI (B) = 1
45
Estas equação possibilita a elaboração da tabela-verdade do Conectivo OR, onde
verifica-se que o sinal lógico da saída é sempre o maior sinal entre os que estão aplicados
nas entradas. A tabela-verdade do Conectivo OR é apresentada na figura 4.9.
Figura 4.9 - Tabela-verdade do Conectivo OR.
46
CAPÍTULO 5 - IMPLEMENTAÇÃO DOS CIRCUITOS DAS PORTAS
LÓGICAS PARACONSISTENTES
5.1 - IMPLEMENTAÇÃO DOS CIRCUITOS LÓGICOS
5.1.1- INTRODUÇÃO
Com as tabelas-verdades elaboradas no capítulo 4 é feita a implementação dos
circuitos das portas lógicas paraconsistentes utilizando-se transistores CMOS.
Os circuitos das portas lógicas paraconsistente primitivas aqui apresentados foram
implementados a partir do circuito inversor de Kaniel [37 ] e [34] sugerido para aplicação
em lógicas multivaloradas ternárias.
Nos circuitos implementados é utilizada uma classe de Lógica Paraconsistente
Anotada onde cada variável proposicional é acompanhada por um único componente
47
anotacional. A constante anotacional sobredefinida, correspondente ao valor lógico
inconsistente pode aparecer como sinal de entrada ou ainda como sinal resultante.
O nível de tensão definido como inconsistente é de valor sobre-definido, portanto
maior que o nível lógico “1” (maior que +4V). Por esse motivo, o valor lógico para o sinal
inconsistente escolhido para o projeto das portas lógicas paraconsistentes é de amplitude de
tensão igual a +5V.
Nas simulações dos circuitos das portas lógicas utilizando-se o software Aim-Spice
1.5a, este nível de tensão é considerado como valor inconsistente.
Cada sinal lógico paraconsistente tem um nível de tensão definido. Estes valores
foram escolhidos por serem de amplitudes próximas as utilizadas nos circuitos
convencionais comumente usados.
Todos os circuitos projetados neste trabalho utilizam a técnica de implementação
dos transistores CMOS (Complementary Metal Oxide Silicon).
Esta tecnologia torna possível uma grande variedade de técnicas de projeto
envolvendo circuito digitais e se adequam perfeitamente a construção dos circuitos das
portas lógicas paraconsistentes desenvolvidos neste trabalho. Isto se deve ao fato que estes
transistores podem ser utilizados como chaves, tanto em sinais digitais como em sinais
analógicos, possibilitando projetos de circuitos para detetar níveis de tensão de qualquer
polaridade e transformá-los em sinais digitais de níveis diferentes.
No projeto dos circuitos das portas lógicas paraconsistentes a alimentação é feita
com uma fonte de tensão contínua simétrica de ± 6 Volts.
A fonte de alimentação simétrica com estas amplitudes é compatível com a faixa de
valores dos sinais lógicos envolvidos no funcionamento dos circuitos das portas lógicas
paraconsistentes.
As amplitudes de ±6V permitem também que os transistores CMOS sejam
convenientemente polarizados com uma boa margem de segurança.
Isto assegura ao
projeto um bom desempenho e funcionamento dos circuitos.
Os níveis de tensão do circuito relacionados com os valores lógicos paraconsistentes
estão apresentados nas tabelas da figura 5.1 :
48
Proposição
valor lógico
nível de tensão
0
- 4 Volts
1
+ 4Volts
Anotação ou grau de crença
valor lógico
nível de tensão
0
- 4 Volts
1/4
- 2Volts
1/2
0 Volts
3/4
+2 Volts
1
+4 Volts
+ 4Volts
T
Figura 5.1 - Relação entre níveis lógicos e níveis de tensão.
5.2 - CIRCUITO DETETOR DE NÍVEL DE TENSÃO
As portas lógicas paraconsistentes implementadas utilizam em sua maioria circuitos
detetores de nível de tensão que têm a finalidade de efetuar a seleção das tensões que são
aplicadas nas entradas dos circuitos.
Por este motivo o primeiro circuito apresentado é o detetor de nível de tensão que
foi projetado conforme circuitos sugeridos em [ 37 ].
49
Os circuitos detetores de nível de tensão são representados pelo bloco de linha
tracejada nos circuitos das portas lógicas paraconsistentes.
O detetor de nível de tensão é composto básicamente por um espelho de corrente e
um amplificador diferencial, ambos projetados com transistores CMOS, que fornecerá
corrente suficiente para polarizar os transistores alimentados com tensão de amplitudes ±
4V nos circuitos das portas lógicas.
Este circuito detetor de nível de tensão somente ativará os transistores polarizados
com amplitudes de ± 4V, quando receber nas suas entradas sinais com níveis de tensão com
estas amplitudes .
Se os sinais recebidos nas suas entradas forem de tensões ±2V, através dos detetores
de nível, os transistores alimentados com ± 4V ficam inativos.
Com isso, os transistores alimentados com tensões de ± 2V funcionam normalmente
e o circuito responderá somente a sinais de amplitudes ± 2V.
O circuito detetor de nível de tensão se apresenta conforme o diagrama da figura
5.2:
+6 Volts dc
M2
M6
M3
ES
In1
In2
M4
M1
M5
M7
M9
M8
-6 Volts dc
Figura 5.2 - Diagrama do circuito detetor de nível de tensão .
50
Aplicando-se uma tensão de amplitude constante de +3V na entrada In2 , na saída
Es se obtém uma tensão de amplitude +6V, enquanto a entrada In1 permanecer com níveis
de amplitude de tensão menores que +3V.
Quando na entrada In1 for aplicada uma tensão com amplitude maior que +3V, que
de acordo com a tabela apresentada na figura 5.1 é de valor lógico “1” (amplitude de +4V ),
a saída Es vai para a amplitude de -6V.
Por outro lado, mantendo-se uma tensão fixa de -3V na entrada In2 , a saída Es terá
uma tensão de amplitude -6V, enquanto a entrada In1 permanecer com níveis de amplitude
de tensão de polaridade negativa maior que -3V. Quando na entrada In1 for aplicada tensão
com amplitude de polaridade mais negativa que -3V, que nos circuitos é equivalente ao
valor lógico “0” ( amplitude de -4V ), a saída Es vai para a uma tensão de amplitude +6V.
Nos circuitos das portas lógicas paraconsistentes os transistores CMOS instalados
estrategicamente nas saídas dos circuitos detetores de nível de tensão, acionam os circuitos
alimentados com ±4V ao serem detetadas tensões destas amplitudes nas entradas dos
detetores, e ficam inoperantes quando estão aplicadas tensões de amplitudes ± 2V.
5.3- CIRCUITOS DOS OPERADORES n
Os circuitos dos operadores n implementados a partir das tabelas-verdades da figura
4.6 (capítulo 4), são apresentados nas próximas figuras. Nas tabelas-verdades dos
Operadores n, o sinal resultante na saída de cada operador é “1” para um único valor de
anotação, e “0” para os demais.
O valor da anotação cuja resposta é “1” difere para cada Operador.
No projeto de alguns dos Operadores utiliza-se circuito detetor de nível de tensão
para selecionar os níveis lógicos das anotações aplicados na entrada. Estes circuitos de
detecção estão simbolizados nos diagramas dos Operadores pelos blocos em linha tracejada.
51
Os diagramas dos circuitos dos Operadores unários estão expostos nas figuras 5.3,
5.4, 5.5, 5.6, 5.7 e 5.8.
5.3.1 - Operador i
+4volts
+6 Vdc Vss
-6 Vdc
T1
-3Vdc
Entrada
circuito
detector
de nível
de tensão
saída
T2
-4Volts
Figura 5.3 - Diagrama em blocos do Operador i.
Neste circuito, quando uma tensão de amplitude -4V que é equivalente ao nível
lógico “0”, for aplicada na entrada, o circuito detetor de tensão 1 apresentará em sua saída
uma amplitude de +6V. Com isso, o transistor T2 estará cortado e o transistor T1
conduzindo levando a saída do circuito a uma tensão de +4V ( nível lógico “1”).
Para qualquer outro sinal aplicado à entrada, o transistor T2 estará conduzindo e o
transistor T1 cortado.
Nestas condições,
na saída a tensão será de amplitude -4V,
equivalente ao nível lógico “0”.
52
5.3.2 - Operador j
+4volts
+6vdc
-3vdc
vss
-6vdc
circuito
detetor
de nível
de tensão 1
T1
T2
+6vdc vss
-1vdc
Entrada
-6vdc
saída
circuito
detetor
de nível
de tensão 2
T3
T4
-4Volts
Figura 5.4 - Diagrama em blocos do Operador j .
Neste circuito, quando uma tensão de amplitude -4V que é equivalente ao nível
lógico “0”, for aplicada na entrada, os circuitos detetores de tensão 1 e 2 apresentarão em
suas saídas tensões de amplitude -6V. Com isso, o transistor T4 estará conduzindo e os
transistores T1 e T2 estarão cortados levando a saída do circuito a tensão de -4V ( nível
lógico “0”).
53
Quando um valor de amplitude -2V (nível lógico “1/4”) estiver sendo aplicado na
entrada, os transistores T1 e T2 estarão conduzindo e os transistores T3 e T4 cortados,
fazendo com que a saída mantenha o nível lógico “1”, isto é, tensão de +4V. Para qualquer
outro sinal aplicado à entrada, o transistor T3 estará conduzindo e o transistor T2 cortado.
Nestas condições, na saída a tensão será de amplitude -4V, equivalente ao nível lógico “0”.
5.3.3 - Operador k
+4volts
+6vdc
-1vdc
vss
-6vdc
circuito
detetor
de nível
de tensão 1
T1
T2
+6vdc vss
+1vdc
Entrada
-6vdc
saída
circuito
detetor
de nível
de tensão 2
T3
T4
-4Volts
Figura 5.5 - Diagrama em blocos do Operador k .
54
Este circuito apresenta o funcionamento idêntico ao anterior, a única diferença é que
agora a amplitude de tensão que provocará o aparecimento na saída de tensão +4V,
equivalente ao nível lógico “1”, será a de 0V (nível lógico “1/2”).
5.3.4 - Operador L
+4volts
+6vdc
+1vdc
vss
-6vdc
circuito
detetor
de nível
de tensão 1
T1
T2
+6vdc vss
+3vdc
Entrada
-6vdc
saída
circuito
detetor
de nível
de tensão 2
T3
T4
-4Volts
Figura 5.6 - Diagrama em blocos do Operador L .
O funcionamento é idêntico ao anterior, a única diferença é que a amplitude de
tensão que provocará o aparecimento na saída de tensão +4V que é equivalente ao nível
lógico “1”, será de a de +2V (nível lógico “3/4”).
55
5.3.5 - Operador m
+4volts
+6vdc
+3vdc
vss
-6vdc
circuito
detetor
de nível
de tensão 1
T1
T2
+6vdc vss
+4.5v
dc
-6vdc
saída
circuito
detetor
de nível
de tensão 2
Entrada
T3
T4
-4Volts
Figura 5.7 - Diagrama em blocos do Operador m.
Este circuito apresenta o mesmo funcionamento do anterior, a única diferença é que
a amplitude de tensão que provocará o aparecimento na saída da tensão de +4V
(equivalente ao nível lógico “1”) será a de +4V (nível lógico “1”).
5.3.6 - Operador T
+4volts
+6 Vdc Vss
-6 Vdc
T1
Entrada
+4,5Vdc
circuito
detector
de nível
de tensão
saída
T2
Figura 5.8 - Diagrama em blocos do Operador T .
56
-4Volts
Quando na entrada deste circuito for aplicado um valor inconsistente, considerado
como sendo o de uma tensão de amplitude +5V, a saída será de +4V ( sinal lógico “1”).
Para qualquer outra tensão aplicada na entrada, a saída será de -4V (sinal lógico “0”).
5.4- CIRCUITO DO OPERADOR COMPLEMENTO
O circuito do operador COMPLEMENTO foi projetado com transistores CMOS, a
partir do circuito sugerido em [34], elaborado por Kaniel, indicado para lógicas
multivaloradas ternárias.
A seleção dos sinais que são aplicados na entrada Ve, é feita através dos circuitos
detetores de niveis de tensão estudados anteriormente.
O circuito que responde aos sinais de tensões de ± 2 Volts é mostrado na figura 5.9.
+2volts
R1
M4
M1
D1
R2
A
~A
D2
M2
M3
R3
-2volts
Figura 5.9- Diagrama do Operador COMPLEMENTO para os circuitos
alimentados com ± 2 Volts.
Os transistores M2 e M3 formam um detetor de limiar na entrada. Como os
transistores MOS funcionam no modo enriquecimento, nem M2 e nem M3 conduzem
57
corrente elétrica quando a entrada for zero volts (sinal lógico “1/2”). Portanto, M1 e M2
estarão desligados (não conduzem corrente elétrica), e a saída é estabilizada em zero volts
(sinal lógico “1/2”) em virtude do resistor R3.
Quando a entrada é de polaridade negativa, isto é, de tensão -4V (sinal lógico “0”), o
transistor M3 é desligado e o transistor M2 é ligado. Assim, uma corrente elétrica aparece
através de R1, ligando o transistor M1 e elevando a saída para tensão de +4V (sinal lógico
“1”), o que constitui um nível alto.
Desde que M2 e M3 conduz corrente elétrica um de cada vez, podem ocorrer 3
situações:
1) M1 ligado e M4 desligado .
2) M1 desligado e M4 ligado .
3) M1 e M4 desligados .
Adotando-se a relação dos valores lógicos com os níveis de tensão teremos:
Para uma entrada de -2 volts
= valor lógico “1/4”
Teremos uma saída de +2 volts
= valor lógico “3/4”
Para uma entrada de zero volts
= valor lógico “1/2”
Teremos uma saída de zero volts
= valor lógico “1/2”
Para uma entrada de +2 volts
= valor lógico “3/4”
Teremos uma saída de -2 volts
= valor lógico “1/4”
Para sinais de entrada com valores de amplitudes de tensão ± 4V o circuito anterior (figura
5.9) fica inoperante .
Para o acionamento dos circuitos alimentados com tensão de ±4V e tensão
equivalente ao sinal inconsistente de +5V, foram instalados circuitos detetores de nível de
tensão, que acionam os transistores apenas quando a entrada atingir a estes níveis.
58
O diagrama completo do circuito é o da figura 5.10 :
T
+4volts
+2volts
T7
circuito
detector de
nível de
tensão (3)
T5
R1
T4
D3
Valoração
T1
D1
Valoração
R2
Vs
Ve
D2
T2
T3
R3
circuito
detector
de nível
de tensão (2)
T6
-2Volts
-4Volts
Figura 5.10 - Diagrama em blocos do Operador COMPLEMENTO
No circuito do Operador COMPLEMENTO (figura 5.10), os blocos Detetores de
Nível de tensão (linha tracejada) acionam seus respectivos transistores (T5 e T6),
polarizados com amplitudes de ± 4V, para funcionarem como um inversor logo que uma
tensão elétrica desta amplitude seja detectada nas suas entradas. Se na entrada for aplicada
uma tensão de +5V, que equivale a um valor lógico inconsistente, o transistor T7 é
acionado e a saída será de +5V, conforme a tabela-verdade da figura 4.7 (capítulo 4).
59
Quando nas entradas estiverem aplicadas tensões de ± 2V, os blocos Detetores de
Nível mantém os transistores T5 , T6 e T7 desligados, liberando o circuito polarizado com
± 2V para funcionar normalmente .
No circuito polarizado com ± 2V, a saída será de 0V quando estiver sendo aplicada
uma tensão de 0V na sua entrada. A tensão de saída será de polaridade invertida quando na
sua entrada estiver sendo aplicadas simultaneamente tensões de amplitude de 2V.
Os diodos, instalados na saída do circuito alimentado com tensões ± 2V, servem
para isolar os circuitos alimentados com menor amplitude de tensão (± 2V), daqueles
alimentados com maior amplitude de tensão (± 4V e + 5V), quando estes estiverem ativos.
5.5- CIRCUITO DO CONECTIVO AND PARACONSISTENTE
O circuitos das porta AND paraconsistente é elaborado a partir da tabela-verdade do
conectivo AND da figura 4.8 (capítulo 4).
O circuito NAND que trata das valorações para níveis de tensão ± 2V, foi projetado
com base no circuito de Kaniel [35] já utilizado no circuito do operador COMPLEMENTO.
O circuito NAND que funciona para tensões de ± 2 V é apresentado na figura 5.11.
60
+ 2 Volts
R1
R2
m5
m6
m2
A
m1
R5
D1
C
B
D2
m4
m3
m7
R4
m8
R3
- 2 Volts
Figura 5.11 - Diagrama do conectivo NAND para os transistores
alimentados com ± 2V.
O circuito foi implementado desta forma porque as portas NAND convencionais não
respondem convenientemente quando se aplica tensões de amplitudes 0V (sinal de valor
lógico “1/2”) nas entradas A e B.
Nos circuitos convencionais, a saída obtida nesta
condição é uma tensão de amplitude +4V equivalente a uma valoração de “1”. Esta
amplitude de tensão não é compatível com o valor esperado na tabela-verdade.
O funcionamento do circuito é idêntico ao utilizado no Operador COMPLEMENTO
. A diferença consiste na instalação de um detetor de limiar para cada entrada, composto
pelos transistores m1, m2, m3 e m4. Os transistores de saída m6, m7 e m8 são os
componentes da função NAND.
O Operador COMPLEMENTO instalado na saída do circuito NAND, completa o
circuito transformando-o no Conectivo AND, e é apresentado na figura 5.12.
61
O circuito da porta AND paraconsistente é elaborado a partir da tabela-verdade do
conectivo AND. Veja a figura 4. 8 do capítulo 4.
+2Volt
s
+4Volts
+ 5Volts
Circuito
detector de
nível de
tensão (4)
Circuito
do
operador
COMPLEMENTO
V1
V2
vs
Circuito
detector de
nível de
tensão (2)
-2Volts
-4Volts
Figura 5.12 - Diagrama em blocos da Porta AND paraconsistente.
O circuito polarizado com tensão de amplitude +5V só funciona quando aparece
sinais inconsistentes nas entradas.
Os diodos, instalados nas saídas dos circuitos alimentado com tensões de ± 2V e
±4V servem para isolar os circuitos alimentados com menor amplitude de tensão, daqueles
alimentados com maior amplitude de tensão (±4V e +5V ), quando estes últimos estiverem
ativos.
Como foi visto, o circuito detetor de nível de tensão utilizado nos projetos é
composto por um espelho de corrente e amplificador diferencial implementado com
transistores CMOS, que fornecerá corrente suficiente para polarizar os transistores
alimentados com tensões de amplitudes ±4V e +5V. Este circuito somente ativará os
transistores polarizados com tensões de ± 4V e de +5V quando receber nas suas entradas
sinais com nível de tensão com estas amplitudes .
62
Se os sinais recebidos nas suas entradas forem de tensão ±2V, os transistores
alimentados com ± 4V e +5V ficam inativos, e o circuito responderá somente a sinais de
amplitudes de ±2V. Quando nas entradas estiverem presentes sinais Paraconsistentes o
circuito se apresentará conforme a tabela-verdade apresentada no capítulo 4 .
5.6 - CIRCUITO DO CONECTIVO OR PARACONSISTENTE
O circuitos das porta OR paraconsistente é elaborado a partir da tabela-verdade do
conectivo OR (Figura 4.9 - capítulo 4 ).
O circuito NOR que trata das valorações para níveis de tensão de ±2V, foi projetado com
base no circuito de Kaniel [35] já utilizado nos circuitos do Operador COMPLEMENTO e
Conectivo AND. O diagrama deste circuito é apresentado na figura 5.13
Figura 5.13 - Diagrama do Conectivo NOR para os transistores alimentados
com tensão de ± 2V.
No circuito da figura 5.13, temos um detetor de limiar para cada entrada composto pelos
transistores de m1, m2, m3 e m4, e os transistores de saída m6, m7 e m8 compõem a função
NOR.
63
Utilizando-se dos circuitos detetores de nível de tensão é implementada a parte que
aciona os transistores alimentados com tensão de ± 4V.
A porta NOR seguida do circuito do Operador COMPLEMENTO transforma o
circuito NOR em uma porta OR.
O circuito completo da porta OR paraconsistente é mostrado na figura 5.14.
+5Volts
+4Volts
+2Volt
Circuito
detetor de
nível de
tensão (4)
Circuito
do
operador
COMPLEMENT
O
v1
V2
vs
Circuito
detetor de
nível de
tensão (2)
-2Volts
-4Volts
Figura 5.14 - Diagrama em blocos da Porta OR paraconsistente.
O funcionamento básico da porta lógica OR paraconsistente é idêntico ao da porta
AND. O circuito detetor de nível de tensão é composto por um espelho de corrente e
amplificador diferencial, projetado com transistores CMOS, que fornecerá corrente
suficiente para polarizar os transistores alimentados com tensão de ± 4V. Somente os
transistores polarizados com ± 4V é que estarão ativos quando nas entradas A e B
aparecerem sinais com níveis de tensão com estas amplitudes. Se os sinais recebidos nas
entradas forem de tensões de ±2V, os transistores alimentados com ± 4V ficam inativos, e
o circuito responderá somente aos sinais de amplitudes de tensão ±2V. Na presença de um
64
sinal inconsistente na entrada do circuito, a saída será de tensão +5V. Quando nas entradas
estiverem presentes sinais paraconsistentes, o circuito se apresentará conforme a tabelaverdade do conectivo OR (figura 4.9- capítulo 4).
5.7 - CONCLUSÃO
Neste capítulo os circuitos das portas lógicas paraconsistentes foram representados
por diagramas simplificados para facilitar as descrições de funcionamento.
No capítulo 7 serão projetados os layouts dos circuitos que aqui foram apresentados.
No projeto das máscaras, todos os circuitos, que neste capítulo foram apresentados
simbólicamente, sofrerão algumas modificações. Os resistores serão projetados utilizandose apenas transistores CMOS e os diodos serão trocados por transistores MOS de
chaveamento.
Estas modificações são feitas para diminuir a área de silício utilizada e neutralizar
alguns efeitos indesejáveis que certos materiais provocam na fabricação do circuito
integrado. As modificações facilitam a implementação das máscaras das portas lógicas, no
entanto, não modificam o funcionamento dos circuitos.
No capítulo 8 todas as simulações com os softwares são elaboradas com o circuito
modificado.
65
CAPÍTULO 6 - EXEMPLO DE APLICAÇÕES DAS PORTAS
LÓGICAS PARACONSISTENTES
6.1 - INTRODUÇÃO
O objetivo deste capítulo é demonstrar a aplicabilidade de alguns blocos lógicos
paraconsistentes, implementados no capítulo anterior.
Um circuito que funcione dentro do que se propõem a filosofia da Lógica
Paraconsistente, deve ser capaz de resolver conflitos de informações. Este circuito deve
receber os dois sinais ( P1, V1 ) e ( P2, V2 ) oriundos dos sensores 1 e 2, analisá-los e
verificar se há conflito. Caso ocorra a existência de conflito, o circuito deve ser capaz de
consultar outros sensores. Estes sensores deverão conter novas informações que ajudarão
o circuito a decidir o valor resultante entre os dois sinais contraditórios com alto grau
confiabilidade.
No caso de não haver conflito, o circuito não precisa consultar outros sensores, no
entanto, ao sinal que resulta na saída deverá ser atribuído um maior grau de crença ou
valoração.
Em uma visão global do sistema digital que faz uso destes circuitos analisadores
paraconsistentes, nos leva a constatação de que: a medida que estes sinais são analisados,
suas respectivas valorações vão se aproximando de “1”.
Quando o sinal lógico
paraconsistente já passou por circuitos analisadores em número suficiente, de modo que
seja atribuído “1” a sua valoração, significa que o valor do sinal de sua proposição é
equivalente a um valor lógico binário com 100% de confiabilidade. A partir deste ponto do
circuito os sinais podem ser tratados de forma convencional utilizando-se a lógica binária.
66
Neste trabalho, apresentamos um circuito projetado que faz uso de portas lógicas
especiais que trabalham com multivalores lógicos. As portas lógicas paraconsistentes
constituídas dos Operadores n, conectivos AND e OR, apresentadas no capítulo anterior
possibilitaram a implementação deste circuito, cuja função é a análise de sinais lógicos
paraconsistentes.
O presente circuito denominado Módulo Analisador Paraconsistente (MAP),
implementado com transistores CMOS, procura traduzir em níveis de sinais elétricos os
valores lógicos envolvidos na Lógica Paraconsistente Anotada Pτ .
O circuito MAP, foi elaborado a partir de resultados teóricos demonstrados nos
estudos dos Sistemas Cn e Lógicas Anotadas apresentados resumidamente no capítulo 3
deste trabalho.
Como já visto nos capítulos anteriores, a grande vantagem da utilização destas
lógicas é que as mesmas aceitam a existência de contradições de um modo não-trivial em
sua estrutura, e portanto, passível de se traduzir em valores lógicos. Na presença da
contradição, a Lógica Paraconsistente “equaciona” o conflito e o “resolve”.
O Módulo Analisador Paraconsistente detecta o aparecimento de inconsistências e
toma uma ação alinhada com a teoria da Lógica Paraconsistente Anotada. Esta detecção, e
ação é toda feita por Hardware.
Um circuito sequencial composto de portas lógicas convencionais e portas lógicas
paraconsistentes, trabalha com todos os possíveis sinais envolvidos nas entradas do circuito.
No processo de análise o sinal resultante pode não ser satisfatório; nestes casos, o MAP
permite que novas consultas (procura de novas evidências) sejam efetuadas.
Vários circuitos MAPs
podem ser interligados permitindo que se faça um
tratamento adequado dos sinais. O sinal passando por estes Módulos, vai eliminando
inconsistências, resultando num sinal lógico “verdadeiro” ( ou “falso”) com alto grau de
confiabilidade ou crença.
Inicialmente, sabemos que dois sinais paraconsistentes podem ser combinados de
diversas formas. A tabela da figura 6.1 apresenta o sinal resultante na saída quando
ocorrem as combinações destes sinais.
67
Entradas
entr 1
0
Saída
sinal
entr 2
0
0
0
1/
0
1/2
T
0
3/4
1/4
0
1
T
0
1/
T
T
0
0
1/4
1/4
1/4
1/2
1/
4T
0
1/4
3/4
1/4
1/4
1
3/
T
T
1/2
0
0
T
1/2
1/4
T
1/2
1/2
1/2
1/2
3/4
T
T
1
T
1/2
T
T
3/4
0
1/4
3/4
1/4
T
3/4
1/2
T
3/
3/
3/4
3/4
3/
1
1
T
T
1
0
T
1
1/4
3/4
1
1/2
T
1
3/4
1
1
1
1
1
T
T
T
0
1/4
T
T
T
1/2
T
T
3/4
T
T
1
T
T
T
T
T
Figura 6.1 - Tabela das combinações entre duas entradas paraconsistentes.
Estes sinais lógicos paraconsistentes são convenientementes tratados através de um
circuito especialmente projetado para funcionamento em Lógica Paraconsistente Anotada.
68
6.2- IMPLEMENTAÇÃO DO CIRCUITO
ANALISADOR PARACONSISTENTE )
MAP ( MÓDULO
O Módulo Analisador Paraconsistente (MAP), conforme apresentado, é composto
em sua quase totalidade pelas portas lógicas paraconsistentes apresentadas no capítulo 5.
São utilizados os Operadores n juntamente com as portas AND e OR paraconsistentes.
A figura 6.2 mostra o diagrama em blocos deste circuito.
MAP - Módulo Analisador Paraconsistente
Módulo Analisador
Paraconsistente
Entrada 1
DETECTOR
A
B
C
D
E
DE
Entrada 2
I
INCONSISTÊNCIA
T
Bloco
de
Seleção 1
Entrada 3
Bloco
de
Seleção 2
Saída
Figura 6.2 - Diagrama em blocos do Módulo Analisador Paraconsistente (MAP).
Além da saída paraconsistente, o circuito apresenta os sinais de saída A, B, C, D, E
e T. Todos estes sinais fazem parte do chamado grupo de sinais de controle.
Os sinais de controle servem como sinalização para circuitos externos indicando
como estão relacionados os dois sinais paraconsistentes aplicados nas entradas, e assim
permitindo que novas configurações possam ser implementadas. De um modo geral, a
principal finalidade é dar maior flexibilidade nos projetos de aplicação do MAP.
69
Estes sinais têm os seus valores lógicos relacionados com as entradas conforme a
tabela da figura 6.3.
Grupo de Sinais de Controle
Entrada 1
0
Entrada 2
A
B
C
D
C
T
1
0
0
0
0
0
0
0
0
1/4
1/4
0
1
0
0
1/2
1/2
0
0
1
0
0
0
3/4
3/4
0
0
0
1
0
0
0
0
0
1
0
0
0
0
0
0
0
0
0
1
1
1
Diferentes não
Diferentes e complementares
0
0
0
0
Figura 6.3 - Tabela dos sinais de controle do Módulo Analisador Paraconsistente (MAP).
Conforme a figura 6.2 o circuito MAP é composto de 3 blocos principais: o circuito
detetor de inconsistência, bloco seleção 1 e bloco seleção 2.
O circuito detetor de inconsistência é construído com blocos Operadores n e
algumas portas lógicas convencionais, que fazem o sensoramento entre as duas primeiras
entradas multivaloradas.
A figura 6.4 mostra o circuito do bloco detetor de inconsistência composto
principalmente por Operadores unários.
70
entrada 1
operador i
1
operador j operador k
1
1
operador l
1
operador m
1
S1
operador l
2
operador l
2
operador k
2
operador j
2
operador i
2
entrada 2
S2
Figura 6.4 - Bloco detetor de inconsistência.
O detetor de inconsistência (figura 6.4) tem 5 Operadores unários ligados em cada
uma de suas entradas. Os Operadores que estão ligados à entrada 1 estão sinalizados com o
número 1, e os que estão ligados à entrada 2 estão sinalizados com o número 2. Portanto, a
numeração dos Operadores unários corresponde as entradas que estão ligados. Isto facilita
a identificação dos Operadores nos desenhos dos outros circuitos que compõem o MAP e
que serão apresentados neste capítulo.
As portas lógicas convencionais
AND recebem em suas entradas sinais
provenientes da saída de Operadores unários complementares. Isto significa que, quando a
saída de dois Operadores complementares é de nível lógico “1”, significa que existe uma
inconsistência entre os sinais paraconsistentes aplicados nas entradas.
No aparecimento de uma inconsistência entre qualquer sinal valorado nas entradas
1 e 2, uma das portas AND terá saída igual a “1”.
Basta que uma das saídas das portas
AND seja igual a “1” para que apareça em S1 (saída da porta OR) um sinal lógico “1”.
Os Operadores k estão ligados diretamente à porta OR, garantindo que no
aparecimento de um sinal lógico “1/2” em uma das entradas, o que configura uma
indefinição, a saída S1 terá nível lógico “1”.
Em resumo, todas as vezes que aparecer inconsistência entre as duas entradas, ou
indefinição em uma das entradas, a saída S1 será igual a “1”.
inconsistência, a saída S1 é igual a “0”.
A saída S1 será igual a “1” quando ocorrerem as combinações:
71
Na ausência de
entrada 1
0
1/4
1/2
3/4
1
entrada 2
1
3/4
1/2
1/4
0
A ocorrência destas combinações de sinais, nas entradas 1 e 2, resulta no
acionamento do bloco seleção 1 através da saída S1, permitindo que o sinal proveniente de
uma terceira entrada apareça na saída do Módulo Analisador Paraconsistente.
Sendo as entradas 1 e 2 de valores lógicos iguais, significa que não existe
contradição, portanto na saída S1 tem-se o valor lógico “0”. Este valor lógico “0” na saída
S1, aplicado no bloco seleção 1, permite que o sinal lógico S2 seja selecionado como saída
do Módulo Analisador Paraconsistente.
O bloco seleção 2 vai funcionar nas situações intermediárias, isto é, quando não há
inconsistência e quando os sinais de entrada não são iguais. Estas situações foram divididas
em 2 grupos de combinações conforme exposto a seguir:
grupo 1 - É aquele grupo de combinações de valores lógicos nas entradas, cujo sinal
resultante na saída do MAP será “0” (falso) ou “1” (verdadeiro). Nestes casos, de acordo
com a lógica paraconsistente, não há dúvidas quanto a conclusão tomada, portanto, o
circuito não precisará buscar outras evidências, fazendo novas consultas. As combinações
consideradas como grupo 1 são:
entrada 1
0
1/4
1
3/4
entrada 2
Sinal resultante
1/4
0
3/4
1
falso
falso
verdadeiro
verdadeiro
nível lógico
0
0
1
1
grupo 2 - É aquele grupo de combinações de valores lógicos nas entradas, cujo sinal
resultante na saída do MAP será “1/4” (quase-falso) ou “3/4” (quase-verdadeiro). Nestes
72
casos, de acordo com a lógica paraconsistente, há dúvidas quanto a conclusão a ser tomada.
Portanto, o circuito precisa buscar outras evidências, para aumentar o grau de crença,
fazendo novas consultas. As combinações consideradas como grupo 2 são :
entrada 1
entrada 2
3/4
0
1
1/4
Sinal resultante
0
3/4
1/4
1
quase-falso
quase-falso
quase-verdadeiro
quase-verdadeiro
nível lógico
1/4
1/4
3/4
3/4
O circuito que vai detectar os sinais do grupo de combinações 1, está apresentado no
diagrama da figura 6.5.
DETETOR DE INCONSISTÊNCIA
operador l
1
operador i
2
operador m
1
operador m
2
S3
S4
operador i
2
operador l operador j
1
2
operador j
1
DETETOR DE INCONSISTÊNCIA
Figura 6.5 - Bloco detector das combinações do grupo1.
A saída S3 terá valor lógico “1” quando uma das combinações do grupo 1 ocorrer
resultando em um sinal “0”(falso). Da mesma forma, a saída S4 terá valor lógico “1”
quando
uma das combinações do grupo 1 ocorrer, resultando em um sinal “1” (verdadeiro). Nestas
situações, um circuito instalado no bloco seleção 2 vai funcionar conjuntamente com o
bloco seleção 1, fazendo com que o sinal de saída do MAP seja “1” (Verdadeiro) ou
“0”(falso), conforme as combinações.
73
O bloco que seleciona as combinações do grupo 2 é apresentado na figura 6.6.
O funcionamento deste circuito é idêntico ao da figura 6.5; a única diferença são as
entradas, que agora resultam de Operadores diferentes.
As entradas dos Operadores são apresentadas conforme as combinações
especificadas no grupo 2.
DETETOR DE INCONSISTÊNCIA
operador i
1
operador j
2
operador m
1
operador l
2
S5
S6
operador j
2
operador i operador l
1
2
operador m
1
DETETOR DE INCONSISTÊNCIA
Figura 6.6- Bloco detector das combinações do grupo 2.
No projeto do MAP é necessário um circuito que faça a detecção de sinais de
valores lógicos iguais entre as duas entradas. O resultado desta detecção é um sinal que
serve para selecionar a saída quando não há ocorrência de inconsistências. O circuito
denominado “detector de igualdades” está exposto na figura 6.7.
74
DETETOR DE INCONSISTÊNCIA
operador i
1
operador j
1
operador l
1
operador m
1
A
B
S7
operador i
2
operador j operador l
2
2
operador m
2
D
E
DETECTOR DE INCONSISTÊNCIA
Figura 6.7 - Bloco detector de igualdades.
O funcionamento deste circuito é idêntico ao dos detectores do grupo de
combinações, modificando-se apenas os sinais lógicos provenientes dos Operadores n. As
saídas indicadas por letras são para sinais de controle externo.
No circuito do MAP (figura 6.2) os blocos denominados seleção1 e seleção 2, são
compostos pelas portas primitivas OR e AND paraconsistentes. O circuito da figura 6.8
mostra o bloco seleção 2, e a figura 6.9 o bloco seleção 1, onde os sinais provenientes dos
blocos estudados anteriormente fazem a seleção do sinal resultante na saída do MAP
sempre de acordo com as combinações de sinais de entrada.
Para melhor clareza na exposição, primeiramente é apresentado o circuito do bloco
seleção 2, conforme mostra a figura 6.8.
75
Figura 6.8 - Diagrama do bloco seleção 2.
O circuito da figura 6.8 seleciona como sinal de saída do MAP (S10) a entrada 3,
quando um sinal lógico “1” aparece em S1. Nestas condições se configura a existência de
inconsistência entre as entradas 1 e 2. Um sinal lógico “0” em S1 permite que o sinal
lógico S9 seja o selecionado na saída do MAP (S10).
A tabela-verdade da porta AND paraconsistente no capítulo 4 mostra que mantendo
um sinal lógico “0” em uma das suas entradas, torna a sua saída “0” para qualquer valor
lógico aplicado na outra entrada. Por outro lado, um sinal “1”em uma das suas entradas, faz
com que qualquer sinal lógico aplicado na outra entrada apareça na saída.
Em uma porta OR paraconsistente o funcionamento é o inverso, isto é, um sinal
lógico “0” em uma das suas entradas, faz com que qualquer sinal lógico aplicado na outra
entrada apareça na saída. Um sinal “1” em uma das suas entradas torna a sua saída “0” para
qualquer valor lógico aplicado na outra entrada.
Na figura 6.8 verifica-se que, na presença de inconsistência, S1 é igual a “1”,
portanto, a porta AND paraconsistente 1, tem a sua saída com o nível lógico “0”, e na porta
AND paraconsistente 2, o sinal da saída é o valor da entrada 3. Com isto, a porta OR
paraconsistente terá uma entrada com nível lógico “0”, e portanto, permitirá que o sinal
lógico da entrada 3 apareça na saída S10.
Na não ocorrência de inconsistência, o sinal em S1 é igual a “0”. Sendo assim, as
três portas lógicas selecionarão o sinal S9 na saída S10.
76
O bloco seleção 2 do circuito do MAP (figura 6.2) é apresentado na figura 6.9.
Figura 6.9 - Diagrama do bloco seleção 1.
Na figura 6.9 o bloco seleção 1 recebe três tipos de entrada de sinal.
O primeiro tipo é o sinal lógico paraconsistente quando as entradas 1 e 2 do MAP
apresentarem sinais iguais.
77
Neste caso, S7 é igual a “1” e as portas AND paraconsistente 3 e 4, juntamente com
a porta OR, libera o sinal S2 da entrada 2 para a saída S9.
O segundo tipo é quando as entradas do MAP são do grupo de combinações 1.
Neste caso, ou a entrada S5 ou a S6, é igual a “1”. Este sinal lógico “1” vai
polarizar os transistores T1 ou T2 e aplicar ±2 Volts na entrada da porta AND
paraconsistente 1.
Como a outra entrada desta porta é “1”, este sinal ±2V, que é
equivalente aos valores lógicos “1/4” ou “3/4”, é aplicado em uma das entradas da porta
AND paraconsistente 2.
A saídas S5 e S6 do grupo de combinações 2 tem valor lógico “0”. Isto garante que
na saída da porta AND convencional o valor lógico é “0”. Este valor aplicado na entrada da
porta AND paraconsistente 2, libera o sinal lógico proveniente do grupo de combinações 1
para a saída S9.
O último tipo é a seleção do sinal de amplitude ± 4V equivalente aos sinais lógicos
“0” ou “1”. Agora, as entradas S7 e S8 com valor lógico “1”, acionam os transistores T4 ou
T5. Um destes sinais sendo “1”, uma das entradas da porta AND convencional será igual a
“1”, permitindo que o sinal aplicado na sua outra entrada apareça na saída.
O sinal lógico da saída da porta AND é aplicado em uma das entradas da porta AND
paraconsistente 2 .
O sinal lógico “0” proveniente do grupo de combinações 1, aplicado na outra
entrada desta porta, garante que o sinal lógico do grupo 2 seja selecionado para a saída S9.
Os
Módulos Analisadores Paraconsistentes convenientemente interligados,
resultam em uma análise de sinais lógicos muito aproximada da Lógica Paraconsistente
Proposicional Anotada Pτ .
Uma sugestão de interligação de dois Módulos Analisadores Paraconsistentes é
apresentada na figura 6.10.
78
Figura 6.10 - Interligação de 2 Módulos Analisadores Paraconsistentes.
No circuito apresentado na figura 6.10, verifica-se que o sinal resultante na análise
das duas primeiras entradas será comparado com o sinal da terceira entrada. Caso ocorra
inconsistência entre estes dois sinais, o circuito convocará uma quarta entrada. Se a terceira
e a quarta entrada só tiverem sinais de amplitudes máximas, o sinal resultante na saída do
segundo MAP terá as características de um sinal binário.
Como foi visto, este circuito foi implementado a partir de um reticulado de Hasse de
6 constantes anotacionais. Para circuitos que venham utilizar maior número de anotações
deve-se interligar mais circuitos MAPs, possibilitando o aumento da procura de novas
evidências através da instalação de várias entradas.
O fluxograma da figura 6.11 dá uma visão mais ampla da análise paraconsistente
quando se utiliza Módulos Analisadores Paraconsistentes interligados.
79
Figura 6.11 - Fluxograma do funcionamento da Interligação de 2 Módulos Analisadores
Paraconsistentes.
80
6.3- IMPLEMENTAÇÃO DO CIRCUITO
FINALIZADOR PARACONSISTENTE)
MFP ( MÓDULO
Um sistema lógico digital que venha a utilizar vários MAPs interligados necessita
de um circuito finalizador das análises paraconsistentes. Para esta função foi implementado
um circuito denominado Módulo Finalizador Paraconsistente (MFP). Este circuito
apresenta na sua saída o valor lógico paraconsistente resultante transformado em binário,
depois de feitas várias análises através dos MAPs em número considerado suficiente pelo
sistema.
A figura 6.12 apresenta o diagrama de um Módulo Finalizador Paraconsistente.
Seu funcionamento e implementação é muito parecido ao do MAP, a principal diferença é
que o sinal resultante na sua saída sempre será nível lógico “1” ou “0”. Os sinais de
controle dos MAPs determinam em que valor lógico paraconsistente o sinal deverá ser
finalizado.
A figura 6.13 apresenta a interligação de dois circuitos MAPs com um Módulo
Finalizador Paraconsistente instalado na saída.
Controle I
D
Controle I
B
Porta
Sinal de
Entrada
Paraconsistente
1
Porta
+4Volts
“1”
Porta
AND
Porta
AND
OR
Paraconsistente
3
Paraconsistente
1
AND
Porta
Paraconsistente
2
AND
-4Volts
“0”
6.12- Módulo Finalizador Paraconsistente.
81
Paraconsistente
4
Porta
OR
Paraconsistente
2
Sinal de
Saída
Módulo
Analisador
Paraconsistente
Entrada 1
detetor
de
inconsistência
Entrada 2
A
B
C
D
E
T
I
Bloco
Seleção
1
Entrada
3
Módulo
Analisador
Paraconsistente
Bloco
Seleção
2
detetor
de
inconsistência
B
D
T
Entrada 4
Bloco
Seleção
1
Entrada
5
Módulo
Analisador
Bloco
Seleção
2
Saída
Paraconsistente
Finalizador
6.13- Interligação de dois blocos MAPs com um Módulo Finalizador paraconsistente.
6.4 - CONCLUSÕES
O Módulo Analisador Paraconsistente (MAP) apresentado neste trabalho, procura
expressar as fórmulas da Lógica Paraconsistente Anotada numa interpretação de sua
semântica. Com isso as possibilidades de se projetar sistemas eletrônicos de diversas
áreas, que permitam a convivência de sinais inconsistentes é muito grande.
Este circuito pode ser indicado no tratamento de inconsistências, onde a lógica
binária é ineficaz. Em sistemas especialistas da área de Inteligência Artificial é comum o
aparecimento de inconsistências, daí a importância da pesquisa e implementação de
circuitos que tratem estas inconsistências, resolvam os conflitos e apresentem como
resultado um sinal confiável e conveniente.
82
Com circuito do Módulo Analisador Paraconsistente (MAP) apresentado neste
trabalho, procurou-se apresentar um exemplo da utilização das portas lógicas primitivas
paraconsistentes em sistemas digitais, resolvendo problemas de conflito de informações
incapazes de serem resolvidos pela lógica binária.
A interligação de vários Módulos Analisadores Paraconsistentes, permite que em
certo trecho do sistema os sinais sejam tratados de modo paraconsistente, e depois de feita
certo número de análises sejam considerados binários, porque receberam um grau de
crença suficiente para serem considerados totalmente “verdadeiros” ou totalmente “falsos”.
Tudo indica que uma maior pesquisa nesta área, tornando os circuitos lógicos
paraconsistentes mais eficientes na sua parte construtiva, muitos sistemas eletrônicos
passarão a utilizar a lógica paraconsistente, de modo natural, para aumentar as precisões
em suas respostas.
A implementação do Módulo Analisador Paraconsistente, mostra que é possível
utilizar o suporte teórico das lógicas paraconsistentes para materializá-las físicamente, e que
o conceito da contradição pode ser manipulado através de circuitos eletrônicos
convenientemente projetados.
83
CAPÍTULO 7 - PROJETO E CONSTRUÇÃO DAS PORTAS LÓGICAS
PARACONSISTENTES
7.1 -INTRODUÇÃO
Este capítulo apresenta os principais aspectos do projeto das portas lógicas
mostrando as características construtivas e os layouts obtidos do detalhamento dos
circuitos.
Os layouts dos circuitos das portas lógicas paraconsistentes dos Operadores n,
Operador COMPLEMENTO, Conectivo AND e Conectivo OR paraconsistentes, foram
elaborados utilizando-se o software Microeletrônics versão 5.1 da INSA (National Institute
of Applied Sciences) Toulouse-França.
Todos os layouts foram construídos em técnica full custom onde cada transistor é
dimensionado manualmente, conseguindo-se com isso o melhor desempenho e menor área
possível para o circuito. Com a aplicação deste técnica foi possível a elaboração das
máscaras para a fabricação do circuito integrado em tecnologia ES2 - 1.2 µ m.
84
7.2 - CARACTERÍSTICAS CONSTRUTIVAS.
Todos os circuitos foram projetados com um único padrão construtivo, utilizando-se
de uma fonte de alimentação simétrica e diferindo apenas no número de entradas.
Todas as portas lógicas apresentam apenas 2 conexões de saída: uma saída para os
sinais paraconsistentes e uma saída para o sinal T (inconsistente).
O sinal da saída T será de amplitude +4V ( nível lógico “1” ) quando o resultado
da saída dos sinais paraconsistentes for inconsistente. Para uma saída resultante não
inconsistente o pino de saída T será de nível lógico “1/2” ( 0V ).
O sinal de saída T foi projetado para ampliar a possibilidade destas portas lógicas
interagir com circuitos externos. Deste modo, o sinal de saída T servirá como controle, ou
ainda para sinalizar aos circuitos externos que existe um sinal de inconsistência resultante,
na saída de uma porta lógica paraconsistente.
+6V
ENTRADAS
Saída
CIRCUITO
T SAÍDA
inconsistente
-6V
VSS
Figura 7.1 - Padrão de construção das portas lógicas paraconsistentes.
As portas lógicas dos Operadores unários e do Operador COMPLEMENTO são construídas
conforme a figura 7.2.
85
+6V
Saída
CIRCUITO
ENTRADAS
T SAÍDA
inconsistente
VSS
-6V
Figura 7.2 - detalhe construtivo dos Operadores n e COMPLEMENTO.
Para as portas lógicas paraconsistentes AND e OR a construção dos pinos das
entrada e saídas fica do seguinte modo:
+6 V
ENTRADAS
A
Saída
CIRCUITO
B
T
Saída
inconsistente
VSS
-6Vdc
Figura 7.3 - Detalhe construtivo dos conectivos AND e OR paraconsistentes.
Como foi visto no capítulo 5 todos os circuitos foram implementados com
transistores CMOS. Em [39] são apresentadas as características e relações de voltagens
para as três regiões de operação destes transitores. Estas considerações nos permitem a
utilização das equações na região de saturação do transistor MOS. A equação da
corrente é:
IDF = β
n
(VPF - VTN)2
2
86
Onde:
IDF = Corrente dreno-fonte
β
n
= Fator de ganho
VPF = tensão entre fonte e porta
VTN = tensão de limiar
Sendo que, o fator de ganho é obtido pela fórmula :
β
n
= µ n ε 0x
X
0x
W
L
onde os valores dependentes do processo são :
µ n = mobilidade dos elétrons
ε 0x = Permissividade do óxido
X
0x
= Espessura do óxido e da porta
E os valores dependentes da geometria do transistor são :
W = Largura do canal
L = comprimento do canal
As dimensões dos transitores utilizados nos circuitos das portas lógicas
paraconsistentes foram calculados conforme os métodos apresentados em [23] e [32].
No espelho de corrente, por exemplo considera-se que as tensões fonte/porta de
dois transistores MOS são iguais, sendo assim, as correntes serão proporcionais à
relação entre
as
medidas
da
distâncias das largura e comprimento do canal dos
transistores ( relação W/L ) [41].
Considerando-se uma corrente drenada de 500 µ A suficiente para drenar os circuitos
ligados à saída dos detetores de tensão, todos os transistores foram calculados numa
87
primeira aproximação.
Com estes valores foram feitas adaptações e modificações na
relação W/L dos transistores, sempre obedecendo as regras do processo ES2 - 1.2 µ m.
Através dos resultados obtidos pelas simulações conseguiu-se alcançar o máximo
desempenho das portas lógicas na freqüência considerada de 50 Mhz.
Nas simulações, o correto funcionamento dos circuitos, foram obtidos a partir das
variações da largura (W) e comprimento ( L ) do canal dos transistores, sempre obedecendo
os limites impostos pelas regras do processo 1.2 µ m.
Os resistores que são apresentados nos diagramas foram substituídos por transistores
MOS convenientemente polarizados, para facilitar a construção dos circuitos integrados.
Um exemplo é mostrado na figura 7.4 .
A
A
MOS
tipo
N
MOS
tipo
p
R
B
B
Figura 7.4 - Resistor substituído por 2 transistores MOS.
7.3 - DIAGRAMAS DOS CIRCUITOS DEFINITIVOS DAS PORTAS LÓGICAS
PARACONSISTENTES.
As próximas figuras apresentam os circuitos dos Operadores n com todos os
detalhes construtivos e adaptações feitas para a feitura das máscaras. Ao lado de cada
transistor MOS estão indicados os valores da relação W/L com λ =0,6 µ m.
88
O circuito do Operador unário i, sensível ao nível de tensão -4 V (sinal lógico “0”),
é mostrado na figura 7.5.
+6V
+6V
M110
2/46
M10A
2/25
MRV3
5/20
MRV25
27/10
DETETOR
DE
TENSÃO
SAÍDA
MRV4
26/7
ENTRADA
MRV
3
10/20
M11
2/25
MRV4
2/7
-6V
-6V
Figura 7.5 - Diagrama definitivo do Operador i.
O circuito do Operador unário j, sensível ao nível de tensão -2V (sinal lógico
“1/4”), é mostrado na figura 7.6.
+6V
M10A
2/25
MRV4
7/5
M21
2/5
MRV3
40/5
DETETOR
DE
TENSÃO 1
MRV4
26/7
M110
2/20
MRV25
27/10
M10
2/5
ENTRADA
M10A
5/20
+6V
SAÍDA
M17
2/5
DETETOR
DE
TENSÃO 2
M18
2/5
-6V
MRV
3
10/20
MRV4
2/7
-6V
Figura 7.6 - Diagrama definitivo do Operador j.
O circuito do Operador unário k, sensível ao nível de tensão 0 V (sinal lógico
“1/2”), é mostrado na figura 7.7.
89
+6V
+6V
M10A
2/25
MRV4
2/5
M21
2/5
MRV3
35/5
DETETOR
DE
TENSÃO 1
M110
2/20
MRV25
27/10
M10
2/5
ENTRADA
M10A
35/5
M17
2/5
DETETOR
DE
TENSÃO 2
MRV4
2/30
SAÍDA
MRV
3
10/20
M18
2/5
MRV4
2/7
-6V
-6V
Figura 7.7 - Diagrama definitivo do Operador k.
O circuito do Operador unário L sensível ao nível de tensão +2V (sinal lógico
“3/4” ), é mostrado na figura 7.8.
+6V
M10A
30/5
MRV4
2/25
+6V
M10A
2/25
MRV4
2/5
M21
2/7
DETETOR
DE
TENSÃO 1
M110
2/20
MRV25
27/10
M10
2/7
ENTRADA
M10A
4/20
MRV4
27/10
SAÍDA
M17
2/7
DETETOR
DE
TENSÃO 2
M18
2/7
-6V
MRV
3
10/20
MRV4
2/7
-6V
Figura 7.8 - Diagrama definitivo do Operador L.
O circuito do Operador unário m sensível ao nível de tensão +4V ( sinal lógico
“1” ), é mostrado na figura 7.9.
90
+6V
M10A
2/25
MRV4
2/5
M10A
10/7
M21
2/7
DETETOR
DE
TENSÃO 1
MRV4
35/20
+6V
M110
2/20
MRV25
27/10
M10
2/7
ENTRADA
M10A
41/5
M17
2/7
DETETOR
DE
TENSÃO 2
MRV4
2/35
SAÍDA
MRV
3
10/20
M18
2/7
MRV4
2/7
-6V
-6V
Figura 7.9 - Diagrama definitivo do Operador m.
O circuito do Operador unário T, sensível ao nível de tensão +5V (sinal lógico “T”),
é mostrado na figura 7.10.
+6V
+6V
M110
2/46
MRV3
5/15
M10A
2/25
MRV25
27/10
DETETOR
DE
TENSÃO 3
SAÍDA
MRV4
26/10
ENTRADA
M11
2/25
MRV
3
10/20
MRV4
2/7
-6V
-6V
Figura 7.10 - Diagrama definitivo do Operador T.
A figura 7.11 apresenta o circuito do Operador COMPLEMENTO com todos os
detalhes construtivos e adaptações feitas para a feitura das máscaras. Ao lado de cada
transistor MOS estão indicados os valores da relação W/L com λ =0,6 µ m.
91
+6V
+6V
ES5
MRV1
35/9
12
DETETOR
DE
TENSÃO 1
MRV
2
35/7
MR8
5/6
M78
2/20
M76
2/25
M17
9
3/13
MR10
9/14
80
ENTRAD
MRV
3
5/20
MR9
5/6
DETETOR
DE
TENSÃO 2
MRV4
35/9
M178
2/42
MR11
9/14
M77
2/25
M79
2/46
M200
2/40
ES9
ES6
M81
2/5
-6V
-6V
+6V
MRVV1
2/46
M110
2/46
MRVV3
2/46
MRVv2
46/13
M100
2/46
DETETOR
DE
TENSÃO 3
12
SAÍDA
80
T
ES9
MR211
9/14
MR210
9/14
-6V
Figura 7.11 - Diagrama definitivo do Operador COMPLEMENTO.
92
Saída inconsistente
O diagrama definitivo do circuito detetor de tensão é mostrado na figura 7.12. A
relação W/L está indicada ao lado de cada transistores com valores de λ =0,6 µ m.
+6V
+6V
MP5
2/13
MP2
2/13
MP1
2/13
ES
MN4
13/7
MP2
2/13
E1
M58
2/13
E2
NM1
2/7
NM3
7/13
NM2
2/7
-6V
-6V
Figura 7.12 - Diagrama definitivo do circuito detector de tensão.
As próximas figuras apresentam os diagramas dos circuitos definitivos das portas
lógicas AND e OR paraconsistente adaptados para um processo ES2 de 1,2 µ m. Assim
como foi feito para os diagramas anteriores, ao lado de cada transistor MOS está indicada a
relação W/L para valores de λ =0,6 µ m.
Estes valores que estão indicados nos diagramas são aqueles utilizados para a
implementação dos layouts das portas lógicas.
93
+6V
+6V
MRV
1
35/9
DETETOR ES1
DE
TENSÃO 1
DETETOR
DE
TENSÃO 2
MRV
2
35/7
Entrada A
MR22
2/6
MR21
2/6
MR1
1
2/6
M9
2/20
ES1
ES
M10
2/20
ES2
101
M1
2/1
MR5a
14/5
M3
2/35
13
12
Entrada B
1
MR5B
14/5
M4
2/35
M2
2/35
1
2
2
MR4
2/6
MRV
3
5/20
DETETOR
DE
TENSÃO 3
MRV4
35/9
DETETOR
DE
TENSÃO 4
-6V
M7
2/6
ES4
MR3
3/6
ES3
-6V
Mrvv5
2/46
Mrv5
2/46
M80
2/35
DETETOR
DE
TENSÃO 5
ES5
M12
2/6
ES3
ES4
+6V
101
M11
2/6 91
M8
2/17
DETETOR
DE
TENSÃO 7
E1
DETETOR
DE
TENSÃO 8
Mrv6
46/13
M180
2/46
M180
2/46
M581
7/6
13
Operador
COMPLEMENTO
Para
±2 V
12
1
M582
3/20
80
M583
2/46
2
DETETOR
DE
TENSÃO 6
91
SAíDA
ES6
M584
2/46
M81
4/10
Saída
inconsistente
M586
9/14
M585
9/14
-6V
Figura 7.13 - Diagrama definitivo da porta lógica AND paraconsistente.
94
T
A figura 7.14 apresenta o circuito do Operador COMPLEMENTO que é sensível
aos sinais lógicos de “1/4” (-2V ), “1/2” ( 0V ) e “3/4” (+2V). Este diagrama é parte do
circuito da porta lógica AND paraconsistente (figura 7.13 ).
+6V
+6V
MR8
8/6
M78
2/12
MR8
A
8/6
ES5
M76
2/30
ENTRAD
MR10b
10/13
M78a
2/12
80
12
MR10
a
10/13
M77
2/35
ES6
M79a
2/30
MR9a
8/6
M79
2/35
MR9
8/6
-6V
-6V
Figura 7.14 - Diagrama definitivo Operador COMPLEMENTO para ± 2V.
Parte do diagrama da porta AND paraconsistente.
95
+6V
+6V
MRV
1
35/9
DETECOR ES1
DE
TENSÃO 1
DETETOR
DE
TENSÃO 1
MRV
2
35/7
Entrada A
MR21
2/6
MR1
1
2/6
MR22
2/6
M9
2/20
ES1
ES
M10
2/20
ES2
101
M1
2/1
MR5a
14/5
M3
2/35
13
12
Entrada B
1
M4
2/35
M2
2/35
1
MR5B
14/5
2
MR4
2/6
MRV
3
5/20
DETETOR
DE
TENSÃO 3
MRV4
35/9
DETETOR
DE
TENSÃO 4
-6V
ES3
M8
2/17
MR3
3/6
ES3
ES4
M7
2/6
-6V
Mrvv5
2/46
M80
2/35
DETETOR
DE
TENSÃO 5
ES5
13
Operador
COMPLEMENTO
Para
±2 V
1
91
M11
2/6
Mrv5
2/46
12
M12
2/6
ES4
+6V
101
2
Mrv6
46/13
DETETOR
DE
TENSÃO 7
E1
DETETOR
DE
TENSÃO 8
M180
2/46
M180
2/46
M581
7/6
M582
3/20
SAíDA
80
M584
2/46
2
DETETOR
DE
TENSÃO 6
91
M81
4/10
ES6
T
M583
2/46
Saída
inconsistente
M586
9/14
M585
9/14
-6V
Figura 7.15 - Diagrama definitivo da porta lógica OR paraconsistente.
96
A figura 7.16 mostra o circuito do Operador COMPLEMENTO projetado para
funcionar com sinais lógicos de “1/4” (-2V), “1/2” ( 0V) e “3/4” (+2V).
Este circuito é parte integrante do diagrama da porta lógica OR paraconsistente
mostrado na figura anterior (figura 7.15 ).
+6V
+6V
MRB1
7/20
M78
2/35
MRB2
7/20
M76
2/35
ENTRAD
MR10A
5/19
80
12
M77
2/35
MR10
B
5/19
MR92
7/20
M79
2/35
MR91
7/20
-6V
-6V
Figura 7.16 - Diagrama definitivo do Operador COMPLEMENTO para ± 2V.
Parte do diagrama da porta OR paraconsistente.
97
7.4 - LAYOUTS DOS CIRCUITOS DAS PORTAS LÓGICAS PARACONSISTENTE
Os layouts obtidos a partir dos diagramas dos circuitos mostrados na seção anterior
são apresentados agora com detalhes.
7.4.1- CIRCUITO DETETOR DE NÍVEL DE TENSÃO
A figura 7.17 apresenta o layout do circuito detetor de nível de tensão.
Figura 7.17 - Layout do circuito Detetor de Nível de tensão tecnologia ES2 - 1.2 µ m.
O primeiro layout apresentado é o do circuito Detetor de nível de tensão, porque
este circuito é utilizado na
maioria das portas lógicas.
Verifica-se que alguns dos
transistores MOS tipo P foram instalados lado a lado, aproveitando-se o mesmo poço N,
obtendo-se assim uma menor área de silício utilizada na implementação.
A área total deste circuito é de (64,2 X 55,2) µ m2.
98
Verifica-se nas máscaras da figura 7.17 uma pequena utilização de polisilício nas
interligações entre transistores, objetivando uma diminuição nos efeitos resistivos e
capacitivos que este material produz.
7.4.2- CIRCUITOS DOS OPERADORES UNÁRIOS ( Operador n )
Os layouts dos circuitos dos Operadores Unários são apresentados nas próximas
figuras. Ao lado de cada figura está indicada a área de silício utilizada na feitura das
máscaras.
O layout de cada Operador é apresentado por três figuras, o que permite uma
melhor visualização do detalhamento do circuito.
Todos os operadores foram agrupados em um único circuito integrado (chip), cada
um com entrada e saídas individuais. A implementação foi feita deste modo para um
melhor aproveitamento de área de silício.
A última figura (fig. 7.31), apresenta todos os Operadores Unários instalados em um
único circuito integrado (chip), juntamente com os pads de interligação.
Figura 7.18 - Layout do circuito do Operador i - tecnologia ES2 - 1.2 µ m.
99
Figura 7.19 -Detalhamento do Layout - circuito do Operador i - tecnologia ES2 - 1.2 µ m.
Figura 7.20- Layout do circuito do Operador j -tecnologia ES2 - 1.2 µ m.
100
Figura 7.21- Detalhamento doLayout - circuito do Operador j -tecnologia ES2 - 1.2 µ m.
Figura 7.22- Layout do circuito do Operador k -tecnologia ES2 - 1.2 µ m.
101
Figura 7.23- Detalhamento do Layout - circuito do Operador k - tecnologia ES2 - 1.2 µ m.
Figura 7.24 - Layout do circuito do Operador L -tecnologia ES2 - 1.2 µ m.
102
Figura 7.25 -Detalhamento do Layout - circuito do Operador L -tecnologia ES2 - 1.2 µ m.
Figura 7.26 - Layout do circuito do Operador m -tecnologia ES2 - 1.2 µ m.
103
Figura 7.27 -Detalhamento do Layout -circuito do Operador m -tecnologia ES2 - 1.2 µ m.
Figura 7.28 - Layout do circuito do Operador T -tecnologia ES2 - 1.2 µ m.
104
Figura 7.29 -Detalhamento do Layout - circuito do Operador T -tecnologia ES2 - 1.2 µ m.
As próximas figuras apresentam todos os Operadores Unários implementados em
um único circuito integrado.
Todos os circuitos são alimentados com uma única fonte de tensão contínua
simétrica de amplitude ± 6Volts.
Os pads utilizados nas máscaras são da bibliotéca do software, e suas dimensões são
padronizadas de (100X100) µ m2.
As dimensões da área de silício utilizada do circuito integrado completo com todos
os circuitos dos Operadores incluídos é de (1250,4 X 1351,8) µ m2. O layout do circuito
completo é mostrado na figura 7.31.
105
Figura 7.30 - Layout do circuito dos Operadores Unários -tecnologia ES2 - 1.2 µ m.
Figura 7.31 - Layout completo do circuito dos Operadores Unários com os pads de
ligação.
106
7.4.3- CIRCUITO DO OPERADOR COMPLEMENTO.
O Layout do Operador COMPLEMENTO é apresentado nas figuras 7.32, 7.33 e
7.34.
O circuito completo com os pads para ligações externas ocupa uma área de silício de
(837,6 X863,4) µ m2.
Figura 7.32 - Layout do circuito Operador COMPLEMENTO - tecnologia ES2 - 1.2 µ m.
107
Figura 7.33 -Detalhe do Layout - circuito Operador COMPLEMENTO
tecnologia ES2 - 1.2 µ m.
Figura 7.34 - Layout completo com os pads de entrada/saída do circuito Operador
COMPLEMENTO tecnologia ES2 - 1.2 µ m.
108
7.4.4- CIRCUITO DA PORTA LÓGICA AND PARACONSISTENTE .
O layout da porta AND paraconsistente é apresentado nas figuras 7.35, 7.36 e 7.37.
A figura 7.36 apresenta um detalhe dos transitores de saída do circuito da porta.
Todos os resistores implementados no circuito foram substituídos por transistores
CMOS. Este é um dos motivos da grande quantidade de transistores utilizados para a
construção da porta, no entanto com este procedimento se obtém, entre outras vantagens,
uma menor área de silício utilizada.
A figura 7.37 mostra todo o circuito ligados aos pads das entradas e saídas do
circuito integrado.
Como foi feito nos circuitos anteriores, foram utilizados pads da biblióteca do
software com as dimensões padronizadas de (100 X 100) µ m2.
A área total de silício utilizada no circuito integrado completo da figura 7.37 é de
(1255,6 X 1117,4 ) µ m2.
Figura 7.35 - Layout do circuito da porta AND paraconsistente- tecnologia ES2 1.2 µ m.
109
Figura 7.36 -Detalhe do Layout do circuito da porta AND paraconsistente- Transistores
de
saída tecnologia- ES2 - 1.2 µ m.
Figura 7.37 - Layout completo com os pads de entrada/saída do circuito da porta AND
paraconsistente- tecnologia ES2 - 1.2 µ m.
110
7.4.5- CIRCUITO DA PORTA LÓGICA OR PARACONSISTENTE .
O layout do circuito da porta OR paraconsistente é apresentado nas figuras 7.38,
7.39 e 7.40.
A figura 7.40 apresenta um detalhe dos transitores de saída do circuito da porta.
Assim como foi feito para os circuitos anteriores, todos os resistores do circuito
foram substituídos por transistores CMOS para facilitar a construção da porta.
A figura 7.40 mostra o circuito completo ligado aos pads das entradas e saídas do
circuito integrado.
Aqui também foram utilizados pads da biblióteca do software com as dimensões
padronizadas (100 X100) µ m2.
A área total de silício utilizada no circuito integrado completo da figura 7.40 é de
(1055,4 X 1052,4 ) µ m2.
Figura 7.38 - Layout do circuito da porta OR paraconsistente- tecnologia ES2 - 1.2 µ m.
111
Figura 7.39 -Detalhe do Layout - circuito da porta OR paraconsistente- transistores de
saída - tecnologia ES2 - 1.2 µ m.
Figura 7.40 - Layout completo com os pads de entrada/saída do circuito da porta OR
paraconsistente tecnologia ES2 - 1.2 µ m.
112
CAPÍTULO 8 - RESULTADOS DAS SIMULAÇÕES DOS CIRCUITOS
DAS PORTAS LÓGICAS PARACONSISTENTES
8.1 -INTRODUÇÃO
Neste capítulo são apresentados os resultados obtidos através das simulações dos
circuitos das portas lógicas paraconsistentes projetadas no capítulo 7. Na parte final deste
capítulo são descritas algumas conclusões relacionadas ao trabalho que aqui foi
desenvolvido, bem como, sugestões para continuidade de pesquisas neste campo.
Os circuitos das portas lógicas paraconsistentes, foram simulados utilizando-se o
software AIM-SPICE versão 1.5a, para um funcionamento em uma freqüência típica de
50Mhz e tecnologia ES2 - 1.2 µ m.
113
8.2 - RESULTADOS DAS SIMULAÇÕES.
8.2.1 - OPERADORES UNÁRIOS N.
8.2.1.1- OPERADOR i
Os resultados das simulações e os gráficos obtidos são apresentados nas
próximas figuras:
Figura 8.1 - Formas de ondas dos sinais de entrada/saída do Operador i.
Entradas de -4V e de +5V.
114
Figura 8.2 - Formas de ondas dos sinais de entrada/saída do Operador i.
Entradas de -2V e de +4V.
Figura 8.3 - Formas de ondas dos sinais de entrada/saída do Operador i.
Entradas de 0V e de +2V.
115
8.2.1.2- OPERADOR j
Figura 8.4 - Formas de ondas dos sinais de entrada/saída do Operador j.
Entradas de -4V e de +5V.
Figura 8.5 - Formas de ondas dos sinais de entrada/saída do Operador j.
Entradas de -2V e de +4V.
116
Figura 8.6 - Formas de ondas dos sinais de entrada/saída do Operador j.
Entradas de 0V e de +2V.
8.2.1.3- OPERADOR k
Figura 8.7 - Formas de ondas dos sinais de entrada/saída do Operador k.
Entradas de -4V e de +5V.
117
Figura 8.8 - Formas de ondas dos sinais de entrada/saída do Operador k.
Entradas de -2V e de +4V.
Figura 8.9 - Formas de ondas dos sinais de entrada/saída do Operador k.
Entradas de 0V e de +2V.
118
8.2.1.4- OPERADOR L
Figura 8.10 - Formas de ondas dos sinais de entrada/saída do Operador L.
Entradas de -4V e de +5V.
Figura 8.11 - Formas de ondas dos sinais de entrada/saída do Operador L.
Entradas de -2V e de +4V.
119
Figura 8.12 - Formas de ondas dos sinais de entrada/saída do Operador L.
Entradas de 0V e de +2V.
8.2.1.4- OPERADOR m
Figura 8.13 - Formas de ondas dos sinais de entrada/saída do Operador m.
Entradas de -4V e de +5V.
120
Figura 8.14 - Formas de ondas dos sinais de entrada/saída do Operador m.
Entradas de -2V e de +4V.
Figura 8.15 - Formas de ondas dos sinais de entrada/saída do Operador m.
Entradas de 0V e de +2V.
121
8.2.1.5- OPERADOR T
Figura 8.16 - Formas de ondas dos sinais de entrada/saída do Operador T.
Entradas de -4V e de +5V.
Figura 8.17 - Formas de ondas dos sinais de entrada/saída do Operador T.
Entradas de -2V e de +4V.
122
Figura 8.18 - Formas de ondas dos sinais de entrada/saída do Operador T.
Entradas de 0V e de +2V.
Verifica-se pelos gráficos dos resultados das simulações nas figuras anteriores, que
cada Operador apresenta o sinal lógico “1” de valor de tensão +4v para uma única entrada.
Qualquer outra entrada, sem ser aquela particular ao tipo de Operador unário
correspondente, a saída é de valor lógico “0” que equivale a uma amplitude de
tensão de -4v.
Pelas análises dos resultados das simulações aqui apresentados, conclui-se que os
valores obtidos confirmam a teoria exposta no capítulo 5
123
8.2.2 - OPERADOR COMPLEMENTO.
Figura 8.19
- Formas de ondas dos sinais de entrada/saída do Operador
COMPLEMENTO.
Figura 8.20 - Formas de ondas dos sinais de entrada/saída do Operador
COMPLEMENTO.
124
8.2.3 - PORTA LÓGICA AND PARACONSISTENTE.
Figura 8.23- Formas de ondas dos sinais das entradas/saídas da porta AND
Paraconsistente.
Entradas: A= +4V e -2V, B= 0V e +2V.
125
Figura 8.24- Formas de ondas dos sinais das entradas/saídas da porta AND
Paraconsistente.
Entradas: A= 0V e +4V, B= +2V e -4 V.
126
Figura 8.25- Formas de ondas dos sinais das entradas/saídas da porta AND
Paraconsistente.
Entradas: A= 0V e +5V, B= +5V.
127
Figura 8.26- Formas de ondas dos sinais das entradas/saídas da porta AND
Paraconsistente.
Entradas: A= +2V e +4V, B= -4V e +4V.
Figura 8.27- Formas de ondas dos sinais das entradas/saídas da porta AND
Paraconsistente.
Entradas: A= -2V e +4V, B= -4V e +2V.
128
8.2.4 - PORTA LÓGICA OR PARACONSISTENTE .
Figura 8.28- Formas de ondas dos sinais das entradas/saídas da porta OR Paraconsistente.
Entradas: A= -2V e +4V, B= +2 V, +4 V e 0V.
129
Figura 8.29- Formas de ondas dos sinais das entradas/saídas da porta OR Paraconsistente.
Entradas: A= -4V e +4V, B= +2V e -2V.
130
Figura 8.30- Formas de ondas dos sinais das entradas/saídas da porta OR Paraconsistente.
Entradas: A= -4V e +5V, B= -2V.
131
Figura 8.31- Formas de ondas dos sinais das entradas/saídas da porta OR Paraconsistente.
Entradas: A= -4V e +2V, B= -2V e +4 V.
Figura 8.32- Formas de ondas dos sinais das entradas/saídas da porta OR Paraconsistente.
Entradas: A= 0V e +2V, B= +4V e -4 V.
132
Os gráficos das figuras anteriores que apresentam os resultados das simulações do
Operador COMPLEMENTO e das Portas lógicas paraconsistentes AND e OR, mostram
resultados considerados satisfatórios.
Uma análise entre os sinais de entrada e saída nos tempos correspondentes
confirmam os valores esperados teoricamente, conforme o exposto no capítulo 5.
Os gráficos das figuras 8.26 e 8.27 da Porta lógica AND paraconsistente, mostram
com muita clareza que o sinal de saída é sempre o menor entre os que estão aplicados nas
entradas. Estes resultados confirmam os valores da tabela-verdade apresentada no capítulo
4.
Fazendo-se uma análise nos gráficos das figuras 8.31 e 8.32 que são os resultados
das simulações feitas na Porta lógica OR paraconsistente, verifica-se que, neste caso, o sinal
de saída é sempre o maior entre os que estão aplicados nas entradas. Os resultados
apresentados confirmam os valores da tabela-verdade apresentada no capítulo 4.
133
8.3 - CONCLUSÕES.
Com o estudo das Lógicas Paraconsistentes objetivando a implementação de
circuitos que expressem suas fórmulas, numa interpretação de sua semântica, abrem-se
grandes possibilidades no futuro da utilização de sistemas eletrônicos de diversas áreas que
permitam a convivência de sinais inconsistentes .
O importante é que, no aparecimento destes sinais inconsistentes, os circuitos não
acionem dispositivos de proteção ou simplesmente abortem o processo, mas tratem estas
inconsistências, resolvam os conflitos e apresentem como resultado um sinal confiável e
conveniente.
Neste trabalho são implementadas as portas lógicas primitivas; portanto, a partir
delas espera-se que novas pesquisas direcionadas a aplicações destas portas sejam iniciadas.
Estes novos trabalhos possibilitarão o surgimento de circuitos mais precisos e de maior
complexidade.
Com a elaboração do Módulo Analisador Paraconsistente ( MAP ), apresentado no
capítulo 7 como exemplo de aplicação, se comprova de uma maneira simples e eficiente
uma utilização prática das portas primitivas que foram implementadas.
Demonstra também que é possível utilizar o suporte teórico das lógicas
paraconsistentes para materializá-las fisicamente, e que o conceito de contradição pode ser
manipulado através de circuitos eletrônicos convenientemente projetados.
Um fato conclusivo relevante apresentado neste trabalho é a demonstração da total
compatibilidade da Lógica Paraconsistente com a lógica convencional binária, o que é um
fator altamente positivo para adequação destes circuitos aos sistemas eletrônicos digitais
que estão atualmente em uso .
Verifica-se que, utilizando-se as portas lógicas baseadas na Lógica Paraconsistente
Anotada, pode-se em certo trecho do sistema tratar os sinais de modo paraconsistente, e o
resultado da manipulação de suas valorações ser armazenado em circuitos de memórias. A
partir deste trecho do circuito os sinais das proposições podem ser tratados de forma
134
convencional, e quando for conveniente recupera-se as valorações armazenadas para
análises posteriores.
É certo que com o incremento nas pesquisas objetivando tornar as portas lógicas
mais eficientes em relação à ruídos, respostas à freqüência, potência dissipada , área útil,
etc.., muitos sistemas eletrônicos passarão a utilizar a lógica paraconsistente, de modo
natural. Espera-se que com a aplicação destes circuitos ocorra um grande aumento no grau
de confiabilidade e precisão em respostas de sistemas lógicos digitais na área de
Inteligência Artificial e Robótica .
Este trabalho, sendo uns dos primeiros na aplicação das Lógicas Paraconsistentes
em Hardware, abre novas vias de pesquisas em Engenharia de circuitos eletrônicos digitais
e suas aplicações, porque a investigação de situações contraditórias é de indiscutível
importância em Inteligência Artificial, Ciência de Computação e Robótica em geral.
135
8.4 - REFERÊNCIAS BIBLIOGRÁFICAS
[ 1 ] Abe, J. M. “Fundamentos da Lógica Anotada”
Tese de Doutoramento, FFLCH/USP - São Paulo, 1992.
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MAKRON Books do Brasil - São Paulo, 1992.
[ 3 ] Abe, J. M. & da SilvaFilho, J. I. “Implementação de circuitos eletrônicos de funções
lógicas Paraconsistentes radix N”
Estudos Avançados- Coleção Documentos- USP- São Paulo, 1996.
[ 4 ] Abe, J. M “Um panorama da lógica atual” , a aparecer .
[ 5 ] Allen, P.E. & Holberg, D.R. “ CMOS Analog circuit design”
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[ 6 ] Anand, R. & Subrahmanian, V.S. “A Logic Programming System Based on a SixValued Logic”
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[ 8 ] Ávila, B.C. “Uma Abordagem Paraconsistente Baseada em lógica evidencial para
tratar exceções em Sistemas de Frames com Múltipla Herança ”
Tese de Doutoramento, POLI/USP - São Paulo, 1996.
[ 9 ] Buschsbaum, A.R.V. & Pequeno, T.H.C , “Uma Família de Lógicas
Paraconsistentes e/ou Paracompletas com Semânticas Recursivas”
Estudos Avançados- Coleção Documentos- USP- São Paulo, 1993.
[10] Buschsbaum, A.R.V. & Pequeno, T.H.C , “ Raciocínio Automático em Lógicas
Paraconsistentes e/ou Paracompletas”
136
Anais -VI- Simpósio Brasileiro de Inteligência Artificial- Rio de Janeiro, 1989.
[11] Corrêia da Silva, F.S. & Abe, J.M. & Rillo, M. “Paraconsistent Theories of
Knowledge in AI and Robotics”.
Estudos Avançados- Coleção Documentos- USP- São Paulo, 1994
[12] Correia, M.S. & Buschsbaum, A.R.V. & Pequeno, T.H.C , “Raciocínio automático
com Conhecimento Incompleto e Inconsistente I : um Sistema de Tableaux para LEI
.”
Anais -IX- Simpósio Brasileiro de Inteligência Artificial- Rio de Janeiro, 1992.
[13] Correia, M.S. & Buschsbaum, A.R.V. & Pequeno, T.H.C , “Raciocínio automático
com Conhecimento Incompleto e Inconsistente II : um Método Computacional
para
IDL .”
Anais -IX- Simpósio Brasileiro de Inteligência Artificial- Rio de Janeiro, 1992.
[14] da Costa, N.C..A. & Henschen, L.J. & Lu, J.J. & Subrahmanian, V.S. “ Automatic
Theorem Proving in Paraconsistent Logics : Theory and Implementation”
Estudos Avançados- Coleção Documentos- USP- São Paulo, 1990.
[15] da Costa, N.C. A. “On the Theory of Inconsistent Formal Systems”
Notre Dame Journal of Formal Lógic 15, pp.497-510,1974.
[16] da Costa, N.C. A. “ Logics That are Both Paraconsistent and Paracomplete”
Rendiconti Dell’ Accademia Nazionale Dei Linzei, vol.83, pp. 29-32, 1989.
[17] da Costa, N.C. A “A Note on Paracomplet Logic”
Rendiconti Dell’ Accademia Nazionale Dei Linzei,vol.80, pp. 504-509,1986.
[18] da Costa, N.C. A. & Almeida Prado, J.P. & Abe, J.M. & Ávila, B.C. & Rillo, M.
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Estudos Avançados- Coleção Documentos- USP- São Paulo, 1995.
[19] da Costa, N.C. A.& Marconi, D. “ An overview of Paraconsistent logic in the 80’s”
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137
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primitivas fundamentados em lógica paraconsistente anotada”
Anais do III Workshop de IBERCHIP,p.p.227- Mexico D.F., 1997
[21] da Silva Filho, J.I.& Abe, J.M. & Sanchez, P.L.P. “ Paraconsistent Analyzer
Module”
Anais do First World Congress on Paraconsistency-Ghent, 1997
[22] da Silva Filho, J.I.& Abe, J.M. & Sanchez, P.L.P. “ Paraconsistent Electronic
Circuits ”
Anais do First World Congress on Paraconsistency-Ghent, 1997
[23] Gregorian, R. & Temes, G.C. “ Analog MOS integrated circuit for signal
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[24] Hidalgo, A.R. “ Conversor A/D : Uma Aplicação da Técnica em Modo-Corrente”
Dissertação Apresentada á Escola Politécnica da USP- São Paulo ,1995.
[25] Hurst, S.L. “ Multiple-Valued Lógic- Its Status And Its Future”
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[29] Keller, R. “ Tecnologia de Sistemas Especialistas- Desenvolvimento e Aplicações”
MAKRON Books do Brasil - São Paulo, 1992.
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[31] Mendelson, E. “ Introduction to Mathematical Lógic” Third Edition
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